[POWERPC] Introduce address space "slices"
[linux-2.6.git] / arch / powerpc / mm / hash_utils_64.c
1 /*
2  * PowerPC64 port by Mike Corrigan and Dave Engebretsen
3  *   {mikejc|engebret}@us.ibm.com
4  *
5  *    Copyright (c) 2000 Mike Corrigan <mikejc@us.ibm.com>
6  *
7  * SMP scalability work:
8  *    Copyright (C) 2001 Anton Blanchard <anton@au.ibm.com>, IBM
9  * 
10  *    Module name: htab.c
11  *
12  *    Description:
13  *      PowerPC Hashed Page Table functions
14  *
15  * This program is free software; you can redistribute it and/or
16  * modify it under the terms of the GNU General Public License
17  * as published by the Free Software Foundation; either version
18  * 2 of the License, or (at your option) any later version.
19  */
20
21 #undef DEBUG
22 #undef DEBUG_LOW
23
24 #include <linux/spinlock.h>
25 #include <linux/errno.h>
26 #include <linux/sched.h>
27 #include <linux/proc_fs.h>
28 #include <linux/stat.h>
29 #include <linux/sysctl.h>
30 #include <linux/ctype.h>
31 #include <linux/cache.h>
32 #include <linux/init.h>
33 #include <linux/signal.h>
34
35 #include <asm/processor.h>
36 #include <asm/pgtable.h>
37 #include <asm/mmu.h>
38 #include <asm/mmu_context.h>
39 #include <asm/page.h>
40 #include <asm/types.h>
41 #include <asm/system.h>
42 #include <asm/uaccess.h>
43 #include <asm/machdep.h>
44 #include <asm/lmb.h>
45 #include <asm/abs_addr.h>
46 #include <asm/tlbflush.h>
47 #include <asm/io.h>
48 #include <asm/eeh.h>
49 #include <asm/tlb.h>
50 #include <asm/cacheflush.h>
51 #include <asm/cputable.h>
52 #include <asm/abs_addr.h>
53 #include <asm/sections.h>
54 #include <asm/spu.h>
55
56 #ifdef DEBUG
57 #define DBG(fmt...) udbg_printf(fmt)
58 #else
59 #define DBG(fmt...)
60 #endif
61
62 #ifdef DEBUG_LOW
63 #define DBG_LOW(fmt...) udbg_printf(fmt)
64 #else
65 #define DBG_LOW(fmt...)
66 #endif
67
68 #define KB (1024)
69 #define MB (1024*KB)
70
71 /*
72  * Note:  pte   --> Linux PTE
73  *        HPTE  --> PowerPC Hashed Page Table Entry
74  *
75  * Execution context:
76  *   htab_initialize is called with the MMU off (of course), but
77  *   the kernel has been copied down to zero so it can directly
78  *   reference global data.  At this point it is very difficult
79  *   to print debug info.
80  *
81  */
82
83 #ifdef CONFIG_U3_DART
84 extern unsigned long dart_tablebase;
85 #endif /* CONFIG_U3_DART */
86
87 static unsigned long _SDR1;
88 struct mmu_psize_def mmu_psize_defs[MMU_PAGE_COUNT];
89
90 hpte_t *htab_address;
91 unsigned long htab_size_bytes;
92 unsigned long htab_hash_mask;
93 int mmu_linear_psize = MMU_PAGE_4K;
94 int mmu_virtual_psize = MMU_PAGE_4K;
95 int mmu_vmalloc_psize = MMU_PAGE_4K;
96 int mmu_io_psize = MMU_PAGE_4K;
97 #ifdef CONFIG_HUGETLB_PAGE
98 int mmu_huge_psize = MMU_PAGE_16M;
99 unsigned int HPAGE_SHIFT;
100 #endif
101 #ifdef CONFIG_PPC_64K_PAGES
102 int mmu_ci_restrictions;
103 #endif
104 #ifdef CONFIG_DEBUG_PAGEALLOC
105 static u8 *linear_map_hash_slots;
106 static unsigned long linear_map_hash_count;
107 static DEFINE_SPINLOCK(linear_map_hash_lock);
108 #endif /* CONFIG_DEBUG_PAGEALLOC */
109
110 /* There are definitions of page sizes arrays to be used when none
111  * is provided by the firmware.
112  */
113
114 /* Pre-POWER4 CPUs (4k pages only)
115  */
116 struct mmu_psize_def mmu_psize_defaults_old[] = {
117         [MMU_PAGE_4K] = {
118                 .shift  = 12,
119                 .sllp   = 0,
120                 .penc   = 0,
121                 .avpnm  = 0,
122                 .tlbiel = 0,
123         },
124 };
125
126 /* POWER4, GPUL, POWER5
127  *
128  * Support for 16Mb large pages
129  */
130 struct mmu_psize_def mmu_psize_defaults_gp[] = {
131         [MMU_PAGE_4K] = {
132                 .shift  = 12,
133                 .sllp   = 0,
134                 .penc   = 0,
135                 .avpnm  = 0,
136                 .tlbiel = 1,
137         },
138         [MMU_PAGE_16M] = {
139                 .shift  = 24,
140                 .sllp   = SLB_VSID_L,
141                 .penc   = 0,
142                 .avpnm  = 0x1UL,
143                 .tlbiel = 0,
144         },
145 };
146
147
148 int htab_bolt_mapping(unsigned long vstart, unsigned long vend,
149                       unsigned long pstart, unsigned long mode, int psize)
150 {
151         unsigned long vaddr, paddr;
152         unsigned int step, shift;
153         unsigned long tmp_mode;
154         int ret = 0;
155
156         shift = mmu_psize_defs[psize].shift;
157         step = 1 << shift;
158
159         for (vaddr = vstart, paddr = pstart; vaddr < vend;
160              vaddr += step, paddr += step) {
161                 unsigned long hash, hpteg;
162                 unsigned long vsid = get_kernel_vsid(vaddr);
163                 unsigned long va = (vsid << 28) | (vaddr & 0x0fffffff);
164
165                 tmp_mode = mode;
166                 
167                 /* Make non-kernel text non-executable */
168                 if (!in_kernel_text(vaddr))
169                         tmp_mode = mode | HPTE_R_N;
170
171                 hash = hpt_hash(va, shift);
172                 hpteg = ((hash & htab_hash_mask) * HPTES_PER_GROUP);
173
174                 DBG("htab_bolt_mapping: calling %p\n", ppc_md.hpte_insert);
175
176                 BUG_ON(!ppc_md.hpte_insert);
177                 ret = ppc_md.hpte_insert(hpteg, va, paddr,
178                                 tmp_mode, HPTE_V_BOLTED, psize);
179
180                 if (ret < 0)
181                         break;
182 #ifdef CONFIG_DEBUG_PAGEALLOC
183                 if ((paddr >> PAGE_SHIFT) < linear_map_hash_count)
184                         linear_map_hash_slots[paddr >> PAGE_SHIFT] = ret | 0x80;
185 #endif /* CONFIG_DEBUG_PAGEALLOC */
186         }
187         return ret < 0 ? ret : 0;
188 }
189
190 static int __init htab_dt_scan_page_sizes(unsigned long node,
191                                           const char *uname, int depth,
192                                           void *data)
193 {
194         char *type = of_get_flat_dt_prop(node, "device_type", NULL);
195         u32 *prop;
196         unsigned long size = 0;
197
198         /* We are scanning "cpu" nodes only */
199         if (type == NULL || strcmp(type, "cpu") != 0)
200                 return 0;
201
202         prop = (u32 *)of_get_flat_dt_prop(node,
203                                           "ibm,segment-page-sizes", &size);
204         if (prop != NULL) {
205                 DBG("Page sizes from device-tree:\n");
206                 size /= 4;
207                 cur_cpu_spec->cpu_features &= ~(CPU_FTR_16M_PAGE);
208                 while(size > 0) {
209                         unsigned int shift = prop[0];
210                         unsigned int slbenc = prop[1];
211                         unsigned int lpnum = prop[2];
212                         unsigned int lpenc = 0;
213                         struct mmu_psize_def *def;
214                         int idx = -1;
215
216                         size -= 3; prop += 3;
217                         while(size > 0 && lpnum) {
218                                 if (prop[0] == shift)
219                                         lpenc = prop[1];
220                                 prop += 2; size -= 2;
221                                 lpnum--;
222                         }
223                         switch(shift) {
224                         case 0xc:
225                                 idx = MMU_PAGE_4K;
226                                 break;
227                         case 0x10:
228                                 idx = MMU_PAGE_64K;
229                                 break;
230                         case 0x14:
231                                 idx = MMU_PAGE_1M;
232                                 break;
233                         case 0x18:
234                                 idx = MMU_PAGE_16M;
235                                 cur_cpu_spec->cpu_features |= CPU_FTR_16M_PAGE;
236                                 break;
237                         case 0x22:
238                                 idx = MMU_PAGE_16G;
239                                 break;
240                         }
241                         if (idx < 0)
242                                 continue;
243                         def = &mmu_psize_defs[idx];
244                         def->shift = shift;
245                         if (shift <= 23)
246                                 def->avpnm = 0;
247                         else
248                                 def->avpnm = (1 << (shift - 23)) - 1;
249                         def->sllp = slbenc;
250                         def->penc = lpenc;
251                         /* We don't know for sure what's up with tlbiel, so
252                          * for now we only set it for 4K and 64K pages
253                          */
254                         if (idx == MMU_PAGE_4K || idx == MMU_PAGE_64K)
255                                 def->tlbiel = 1;
256                         else
257                                 def->tlbiel = 0;
258
259                         DBG(" %d: shift=%02x, sllp=%04x, avpnm=%08x, "
260                             "tlbiel=%d, penc=%d\n",
261                             idx, shift, def->sllp, def->avpnm, def->tlbiel,
262                             def->penc);
263                 }
264                 return 1;
265         }
266         return 0;
267 }
268
269
270 static void __init htab_init_page_sizes(void)
271 {
272         int rc;
273
274         /* Default to 4K pages only */
275         memcpy(mmu_psize_defs, mmu_psize_defaults_old,
276                sizeof(mmu_psize_defaults_old));
277
278         /*
279          * Try to find the available page sizes in the device-tree
280          */
281         rc = of_scan_flat_dt(htab_dt_scan_page_sizes, NULL);
282         if (rc != 0)  /* Found */
283                 goto found;
284
285         /*
286          * Not in the device-tree, let's fallback on known size
287          * list for 16M capable GP & GR
288          */
289         if (cpu_has_feature(CPU_FTR_16M_PAGE))
290                 memcpy(mmu_psize_defs, mmu_psize_defaults_gp,
291                        sizeof(mmu_psize_defaults_gp));
292  found:
293 #ifndef CONFIG_DEBUG_PAGEALLOC
294         /*
295          * Pick a size for the linear mapping. Currently, we only support
296          * 16M, 1M and 4K which is the default
297          */
298         if (mmu_psize_defs[MMU_PAGE_16M].shift)
299                 mmu_linear_psize = MMU_PAGE_16M;
300         else if (mmu_psize_defs[MMU_PAGE_1M].shift)
301                 mmu_linear_psize = MMU_PAGE_1M;
302 #endif /* CONFIG_DEBUG_PAGEALLOC */
303
304 #ifdef CONFIG_PPC_64K_PAGES
305         /*
306          * Pick a size for the ordinary pages. Default is 4K, we support
307          * 64K for user mappings and vmalloc if supported by the processor.
308          * We only use 64k for ioremap if the processor
309          * (and firmware) support cache-inhibited large pages.
310          * If not, we use 4k and set mmu_ci_restrictions so that
311          * hash_page knows to switch processes that use cache-inhibited
312          * mappings to 4k pages.
313          */
314         if (mmu_psize_defs[MMU_PAGE_64K].shift) {
315                 mmu_virtual_psize = MMU_PAGE_64K;
316                 mmu_vmalloc_psize = MMU_PAGE_64K;
317                 if (mmu_linear_psize == MMU_PAGE_4K)
318                         mmu_linear_psize = MMU_PAGE_64K;
319                 if (cpu_has_feature(CPU_FTR_CI_LARGE_PAGE))
320                         mmu_io_psize = MMU_PAGE_64K;
321                 else
322                         mmu_ci_restrictions = 1;
323         }
324 #endif /* CONFIG_PPC_64K_PAGES */
325
326         printk(KERN_DEBUG "Page orders: linear mapping = %d, "
327                "virtual = %d, io = %d\n",
328                mmu_psize_defs[mmu_linear_psize].shift,
329                mmu_psize_defs[mmu_virtual_psize].shift,
330                mmu_psize_defs[mmu_io_psize].shift);
331
332 #ifdef CONFIG_HUGETLB_PAGE
333         /* Init large page size. Currently, we pick 16M or 1M depending
334          * on what is available
335          */
336         if (mmu_psize_defs[MMU_PAGE_16M].shift)
337                 mmu_huge_psize = MMU_PAGE_16M;
338         /* With 4k/4level pagetables, we can't (for now) cope with a
339          * huge page size < PMD_SIZE */
340         else if (mmu_psize_defs[MMU_PAGE_1M].shift)
341                 mmu_huge_psize = MMU_PAGE_1M;
342
343         /* Calculate HPAGE_SHIFT and sanity check it */
344         if (mmu_psize_defs[mmu_huge_psize].shift > MIN_HUGEPTE_SHIFT &&
345             mmu_psize_defs[mmu_huge_psize].shift < SID_SHIFT)
346                 HPAGE_SHIFT = mmu_psize_defs[mmu_huge_psize].shift;
347         else
348                 HPAGE_SHIFT = 0; /* No huge pages dude ! */
349 #endif /* CONFIG_HUGETLB_PAGE */
350 }
351
352 static int __init htab_dt_scan_pftsize(unsigned long node,
353                                        const char *uname, int depth,
354                                        void *data)
355 {
356         char *type = of_get_flat_dt_prop(node, "device_type", NULL);
357         u32 *prop;
358
359         /* We are scanning "cpu" nodes only */
360         if (type == NULL || strcmp(type, "cpu") != 0)
361                 return 0;
362
363         prop = (u32 *)of_get_flat_dt_prop(node, "ibm,pft-size", NULL);
364         if (prop != NULL) {
365                 /* pft_size[0] is the NUMA CEC cookie */
366                 ppc64_pft_size = prop[1];
367                 return 1;
368         }
369         return 0;
370 }
371
372 static unsigned long __init htab_get_table_size(void)
373 {
374         unsigned long mem_size, rnd_mem_size, pteg_count;
375
376         /* If hash size isn't already provided by the platform, we try to
377          * retrieve it from the device-tree. If it's not there neither, we
378          * calculate it now based on the total RAM size
379          */
380         if (ppc64_pft_size == 0)
381                 of_scan_flat_dt(htab_dt_scan_pftsize, NULL);
382         if (ppc64_pft_size)
383                 return 1UL << ppc64_pft_size;
384
385         /* round mem_size up to next power of 2 */
386         mem_size = lmb_phys_mem_size();
387         rnd_mem_size = 1UL << __ilog2(mem_size);
388         if (rnd_mem_size < mem_size)
389                 rnd_mem_size <<= 1;
390
391         /* # pages / 2 */
392         pteg_count = max(rnd_mem_size >> (12 + 1), 1UL << 11);
393
394         return pteg_count << 7;
395 }
396
397 #ifdef CONFIG_MEMORY_HOTPLUG
398 void create_section_mapping(unsigned long start, unsigned long end)
399 {
400                 BUG_ON(htab_bolt_mapping(start, end, __pa(start),
401                         _PAGE_ACCESSED | _PAGE_DIRTY | _PAGE_COHERENT | PP_RWXX,
402                         mmu_linear_psize));
403 }
404 #endif /* CONFIG_MEMORY_HOTPLUG */
405
406 static inline void make_bl(unsigned int *insn_addr, void *func)
407 {
408         unsigned long funcp = *((unsigned long *)func);
409         int offset = funcp - (unsigned long)insn_addr;
410
411         *insn_addr = (unsigned int)(0x48000001 | (offset & 0x03fffffc));
412         flush_icache_range((unsigned long)insn_addr, 4+
413                            (unsigned long)insn_addr);
414 }
415
416 static void __init htab_finish_init(void)
417 {
418         extern unsigned int *htab_call_hpte_insert1;
419         extern unsigned int *htab_call_hpte_insert2;
420         extern unsigned int *htab_call_hpte_remove;
421         extern unsigned int *htab_call_hpte_updatepp;
422
423 #ifdef CONFIG_PPC_64K_PAGES
424         extern unsigned int *ht64_call_hpte_insert1;
425         extern unsigned int *ht64_call_hpte_insert2;
426         extern unsigned int *ht64_call_hpte_remove;
427         extern unsigned int *ht64_call_hpte_updatepp;
428
429         make_bl(ht64_call_hpte_insert1, ppc_md.hpte_insert);
430         make_bl(ht64_call_hpte_insert2, ppc_md.hpte_insert);
431         make_bl(ht64_call_hpte_remove, ppc_md.hpte_remove);
432         make_bl(ht64_call_hpte_updatepp, ppc_md.hpte_updatepp);
433 #endif /* CONFIG_PPC_64K_PAGES */
434
435         make_bl(htab_call_hpte_insert1, ppc_md.hpte_insert);
436         make_bl(htab_call_hpte_insert2, ppc_md.hpte_insert);
437         make_bl(htab_call_hpte_remove, ppc_md.hpte_remove);
438         make_bl(htab_call_hpte_updatepp, ppc_md.hpte_updatepp);
439 }
440
441 void __init htab_initialize(void)
442 {
443         unsigned long table;
444         unsigned long pteg_count;
445         unsigned long mode_rw;
446         unsigned long base = 0, size = 0;
447         int i;
448
449         extern unsigned long tce_alloc_start, tce_alloc_end;
450
451         DBG(" -> htab_initialize()\n");
452
453         /* Initialize page sizes */
454         htab_init_page_sizes();
455
456         /*
457          * Calculate the required size of the htab.  We want the number of
458          * PTEGs to equal one half the number of real pages.
459          */ 
460         htab_size_bytes = htab_get_table_size();
461         pteg_count = htab_size_bytes >> 7;
462
463         htab_hash_mask = pteg_count - 1;
464
465         if (firmware_has_feature(FW_FEATURE_LPAR)) {
466                 /* Using a hypervisor which owns the htab */
467                 htab_address = NULL;
468                 _SDR1 = 0; 
469         } else {
470                 /* Find storage for the HPT.  Must be contiguous in
471                  * the absolute address space.
472                  */
473                 table = lmb_alloc(htab_size_bytes, htab_size_bytes);
474
475                 DBG("Hash table allocated at %lx, size: %lx\n", table,
476                     htab_size_bytes);
477
478                 htab_address = abs_to_virt(table);
479
480                 /* htab absolute addr + encoded htabsize */
481                 _SDR1 = table + __ilog2(pteg_count) - 11;
482
483                 /* Initialize the HPT with no entries */
484                 memset((void *)table, 0, htab_size_bytes);
485
486                 /* Set SDR1 */
487                 mtspr(SPRN_SDR1, _SDR1);
488         }
489
490         mode_rw = _PAGE_ACCESSED | _PAGE_DIRTY | _PAGE_COHERENT | PP_RWXX;
491
492 #ifdef CONFIG_DEBUG_PAGEALLOC
493         linear_map_hash_count = lmb_end_of_DRAM() >> PAGE_SHIFT;
494         linear_map_hash_slots = __va(lmb_alloc_base(linear_map_hash_count,
495                                                     1, lmb.rmo_size));
496         memset(linear_map_hash_slots, 0, linear_map_hash_count);
497 #endif /* CONFIG_DEBUG_PAGEALLOC */
498
499         /* On U3 based machines, we need to reserve the DART area and
500          * _NOT_ map it to avoid cache paradoxes as it's remapped non
501          * cacheable later on
502          */
503
504         /* create bolted the linear mapping in the hash table */
505         for (i=0; i < lmb.memory.cnt; i++) {
506                 base = (unsigned long)__va(lmb.memory.region[i].base);
507                 size = lmb.memory.region[i].size;
508
509                 DBG("creating mapping for region: %lx : %lx\n", base, size);
510
511 #ifdef CONFIG_U3_DART
512                 /* Do not map the DART space. Fortunately, it will be aligned
513                  * in such a way that it will not cross two lmb regions and
514                  * will fit within a single 16Mb page.
515                  * The DART space is assumed to be a full 16Mb region even if
516                  * we only use 2Mb of that space. We will use more of it later
517                  * for AGP GART. We have to use a full 16Mb large page.
518                  */
519                 DBG("DART base: %lx\n", dart_tablebase);
520
521                 if (dart_tablebase != 0 && dart_tablebase >= base
522                     && dart_tablebase < (base + size)) {
523                         unsigned long dart_table_end = dart_tablebase + 16 * MB;
524                         if (base != dart_tablebase)
525                                 BUG_ON(htab_bolt_mapping(base, dart_tablebase,
526                                                         __pa(base), mode_rw,
527                                                         mmu_linear_psize));
528                         if ((base + size) > dart_table_end)
529                                 BUG_ON(htab_bolt_mapping(dart_tablebase+16*MB,
530                                                         base + size,
531                                                         __pa(dart_table_end),
532                                                          mode_rw,
533                                                          mmu_linear_psize));
534                         continue;
535                 }
536 #endif /* CONFIG_U3_DART */
537                 BUG_ON(htab_bolt_mapping(base, base + size, __pa(base),
538                                         mode_rw, mmu_linear_psize));
539        }
540
541         /*
542          * If we have a memory_limit and we've allocated TCEs then we need to
543          * explicitly map the TCE area at the top of RAM. We also cope with the
544          * case that the TCEs start below memory_limit.
545          * tce_alloc_start/end are 16MB aligned so the mapping should work
546          * for either 4K or 16MB pages.
547          */
548         if (tce_alloc_start) {
549                 tce_alloc_start = (unsigned long)__va(tce_alloc_start);
550                 tce_alloc_end = (unsigned long)__va(tce_alloc_end);
551
552                 if (base + size >= tce_alloc_start)
553                         tce_alloc_start = base + size + 1;
554
555                 BUG_ON(htab_bolt_mapping(tce_alloc_start, tce_alloc_end,
556                                          __pa(tce_alloc_start), mode_rw,
557                                          mmu_linear_psize));
558         }
559
560         htab_finish_init();
561
562         DBG(" <- htab_initialize()\n");
563 }
564 #undef KB
565 #undef MB
566
567 void htab_initialize_secondary(void)
568 {
569         if (!firmware_has_feature(FW_FEATURE_LPAR))
570                 mtspr(SPRN_SDR1, _SDR1);
571 }
572
573 /*
574  * Called by asm hashtable.S for doing lazy icache flush
575  */
576 unsigned int hash_page_do_lazy_icache(unsigned int pp, pte_t pte, int trap)
577 {
578         struct page *page;
579
580         if (!pfn_valid(pte_pfn(pte)))
581                 return pp;
582
583         page = pte_page(pte);
584
585         /* page is dirty */
586         if (!test_bit(PG_arch_1, &page->flags) && !PageReserved(page)) {
587                 if (trap == 0x400) {
588                         __flush_dcache_icache(page_address(page));
589                         set_bit(PG_arch_1, &page->flags);
590                 } else
591                         pp |= HPTE_R_N;
592         }
593         return pp;
594 }
595
596 /*
597  * Demote a segment to using 4k pages.
598  * For now this makes the whole process use 4k pages.
599  */
600 #ifdef CONFIG_PPC_64K_PAGES
601 static void demote_segment_4k(struct mm_struct *mm, unsigned long addr)
602 {
603         if (mm->context.user_psize == MMU_PAGE_4K)
604                 return;
605 #ifdef CONFIG_PPC_MM_SLICES
606         slice_set_user_psize(mm, MMU_PAGE_4K);
607 #else /* CONFIG_PPC_MM_SLICES */
608         mm->context.user_psize = MMU_PAGE_4K;
609         mm->context.sllp = SLB_VSID_USER | mmu_psize_defs[MMU_PAGE_4K].sllp;
610 #endif /* CONFIG_PPC_MM_SLICES */
611
612 #ifdef CONFIG_SPE_BASE
613         spu_flush_all_slbs(mm);
614 #endif
615 }
616 #endif /* CONFIG_PPC_64K_PAGES */
617
618 /* Result code is:
619  *  0 - handled
620  *  1 - normal page fault
621  * -1 - critical hash insertion error
622  */
623 int hash_page(unsigned long ea, unsigned long access, unsigned long trap)
624 {
625         void *pgdir;
626         unsigned long vsid;
627         struct mm_struct *mm;
628         pte_t *ptep;
629         cpumask_t tmp;
630         int rc, user_region = 0, local = 0;
631         int psize;
632
633         DBG_LOW("hash_page(ea=%016lx, access=%lx, trap=%lx\n",
634                 ea, access, trap);
635
636         if ((ea & ~REGION_MASK) >= PGTABLE_RANGE) {
637                 DBG_LOW(" out of pgtable range !\n");
638                 return 1;
639         }
640
641         /* Get region & vsid */
642         switch (REGION_ID(ea)) {
643         case USER_REGION_ID:
644                 user_region = 1;
645                 mm = current->mm;
646                 if (! mm) {
647                         DBG_LOW(" user region with no mm !\n");
648                         return 1;
649                 }
650                 vsid = get_vsid(mm->context.id, ea);
651                 psize = mm->context.user_psize;
652                 break;
653         case VMALLOC_REGION_ID:
654                 mm = &init_mm;
655                 vsid = get_kernel_vsid(ea);
656                 if (ea < VMALLOC_END)
657                         psize = mmu_vmalloc_psize;
658                 else
659                         psize = mmu_io_psize;
660                 break;
661         default:
662                 /* Not a valid range
663                  * Send the problem up to do_page_fault 
664                  */
665                 return 1;
666         }
667         DBG_LOW(" mm=%p, mm->pgdir=%p, vsid=%016lx\n", mm, mm->pgd, vsid);
668
669         /* Get pgdir */
670         pgdir = mm->pgd;
671         if (pgdir == NULL)
672                 return 1;
673
674         /* Check CPU locality */
675         tmp = cpumask_of_cpu(smp_processor_id());
676         if (user_region && cpus_equal(mm->cpu_vm_mask, tmp))
677                 local = 1;
678
679 #ifdef CONFIG_HUGETLB_PAGE
680         /* Handle hugepage regions */
681         if (HPAGE_SHIFT &&
682             unlikely(get_slice_psize(mm, ea) == mmu_huge_psize)) {
683                 DBG_LOW(" -> huge page !\n");
684                 return hash_huge_page(mm, access, ea, vsid, local, trap);
685         }
686 #endif /* CONFIG_HUGETLB_PAGE */
687
688         /* Get PTE and page size from page tables */
689         ptep = find_linux_pte(pgdir, ea);
690         if (ptep == NULL || !pte_present(*ptep)) {
691                 DBG_LOW(" no PTE !\n");
692                 return 1;
693         }
694
695 #ifndef CONFIG_PPC_64K_PAGES
696         DBG_LOW(" i-pte: %016lx\n", pte_val(*ptep));
697 #else
698         DBG_LOW(" i-pte: %016lx %016lx\n", pte_val(*ptep),
699                 pte_val(*(ptep + PTRS_PER_PTE)));
700 #endif
701         /* Pre-check access permissions (will be re-checked atomically
702          * in __hash_page_XX but this pre-check is a fast path
703          */
704         if (access & ~pte_val(*ptep)) {
705                 DBG_LOW(" no access !\n");
706                 return 1;
707         }
708
709         /* Do actual hashing */
710 #ifndef CONFIG_PPC_64K_PAGES
711         rc = __hash_page_4K(ea, access, vsid, ptep, trap, local);
712 #else
713         /* If _PAGE_4K_PFN is set, make sure this is a 4k segment */
714         if (pte_val(*ptep) & _PAGE_4K_PFN) {
715                 demote_segment_4k(mm, ea);
716                 psize = MMU_PAGE_4K;
717         }
718
719         /* If this PTE is non-cacheable and we have restrictions on
720          * using non cacheable large pages, then we switch to 4k
721          */
722         if (mmu_ci_restrictions && psize == MMU_PAGE_64K &&
723             (pte_val(*ptep) & _PAGE_NO_CACHE)) {
724                 if (user_region) {
725                         demote_segment_4k(mm, ea);
726                         psize = MMU_PAGE_4K;
727                 } else if (ea < VMALLOC_END) {
728                         /*
729                          * some driver did a non-cacheable mapping
730                          * in vmalloc space, so switch vmalloc
731                          * to 4k pages
732                          */
733                         printk(KERN_ALERT "Reducing vmalloc segment "
734                                "to 4kB pages because of "
735                                "non-cacheable mapping\n");
736                         psize = mmu_vmalloc_psize = MMU_PAGE_4K;
737 #ifdef CONFIG_SPE_BASE
738                         spu_flush_all_slbs(mm);
739 #endif
740                 }
741         }
742         if (user_region) {
743                 if (psize != get_paca()->context.user_psize) {
744                         get_paca()->context.user_psize =
745                                 mm->context.user_psize;
746                         slb_flush_and_rebolt();
747                 }
748         } else if (get_paca()->vmalloc_sllp !=
749                    mmu_psize_defs[mmu_vmalloc_psize].sllp) {
750                 get_paca()->vmalloc_sllp =
751                         mmu_psize_defs[mmu_vmalloc_psize].sllp;
752                 slb_flush_and_rebolt();
753         }
754
755         if (psize == MMU_PAGE_64K)
756                 rc = __hash_page_64K(ea, access, vsid, ptep, trap, local);
757         else
758                 rc = __hash_page_4K(ea, access, vsid, ptep, trap, local);
759 #endif /* CONFIG_PPC_64K_PAGES */
760
761 #ifndef CONFIG_PPC_64K_PAGES
762         DBG_LOW(" o-pte: %016lx\n", pte_val(*ptep));
763 #else
764         DBG_LOW(" o-pte: %016lx %016lx\n", pte_val(*ptep),
765                 pte_val(*(ptep + PTRS_PER_PTE)));
766 #endif
767         DBG_LOW(" -> rc=%d\n", rc);
768         return rc;
769 }
770 EXPORT_SYMBOL_GPL(hash_page);
771
772 void hash_preload(struct mm_struct *mm, unsigned long ea,
773                   unsigned long access, unsigned long trap)
774 {
775         unsigned long vsid;
776         void *pgdir;
777         pte_t *ptep;
778         cpumask_t mask;
779         unsigned long flags;
780         int local = 0;
781
782         BUG_ON(REGION_ID(ea) != USER_REGION_ID);
783
784 #ifdef CONFIG_PPC_MM_SLICES
785         /* We only prefault standard pages for now */
786         if (unlikely(get_slice_psize(mm, ea) != mm->context.user_psize));
787                 return;
788 #endif
789
790         DBG_LOW("hash_preload(mm=%p, mm->pgdir=%p, ea=%016lx, access=%lx,"
791                 " trap=%lx\n", mm, mm->pgd, ea, access, trap);
792
793         /* Get Linux PTE if available */
794         pgdir = mm->pgd;
795         if (pgdir == NULL)
796                 return;
797         ptep = find_linux_pte(pgdir, ea);
798         if (!ptep)
799                 return;
800
801 #ifdef CONFIG_PPC_64K_PAGES
802         /* If either _PAGE_4K_PFN or _PAGE_NO_CACHE is set (and we are on
803          * a 64K kernel), then we don't preload, hash_page() will take
804          * care of it once we actually try to access the page.
805          * That way we don't have to duplicate all of the logic for segment
806          * page size demotion here
807          */
808         if (pte_val(*ptep) & (_PAGE_4K_PFN | _PAGE_NO_CACHE))
809                 return;
810 #endif /* CONFIG_PPC_64K_PAGES */
811
812         /* Get VSID */
813         vsid = get_vsid(mm->context.id, ea);
814
815         /* Hash it in */
816         local_irq_save(flags);
817         mask = cpumask_of_cpu(smp_processor_id());
818         if (cpus_equal(mm->cpu_vm_mask, mask))
819                 local = 1;
820 #ifndef CONFIG_PPC_64K_PAGES
821         __hash_page_4K(ea, access, vsid, ptep, trap, local);
822 #else
823         if (mm->context.user_psize == MMU_PAGE_64K)
824                 __hash_page_64K(ea, access, vsid, ptep, trap, local);
825         else
826                 __hash_page_4K(ea, access, vsid, ptep, trap, local);
827 #endif /* CONFIG_PPC_64K_PAGES */
828         local_irq_restore(flags);
829 }
830
831 void flush_hash_page(unsigned long va, real_pte_t pte, int psize, int local)
832 {
833         unsigned long hash, index, shift, hidx, slot;
834
835         DBG_LOW("flush_hash_page(va=%016x)\n", va);
836         pte_iterate_hashed_subpages(pte, psize, va, index, shift) {
837                 hash = hpt_hash(va, shift);
838                 hidx = __rpte_to_hidx(pte, index);
839                 if (hidx & _PTEIDX_SECONDARY)
840                         hash = ~hash;
841                 slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
842                 slot += hidx & _PTEIDX_GROUP_IX;
843                 DBG_LOW(" sub %d: hash=%x, hidx=%x\n", index, slot, hidx);
844                 ppc_md.hpte_invalidate(slot, va, psize, local);
845         } pte_iterate_hashed_end();
846 }
847
848 void flush_hash_range(unsigned long number, int local)
849 {
850         if (ppc_md.flush_hash_range)
851                 ppc_md.flush_hash_range(number, local);
852         else {
853                 int i;
854                 struct ppc64_tlb_batch *batch =
855                         &__get_cpu_var(ppc64_tlb_batch);
856
857                 for (i = 0; i < number; i++)
858                         flush_hash_page(batch->vaddr[i], batch->pte[i],
859                                         batch->psize, local);
860         }
861 }
862
863 /*
864  * low_hash_fault is called when we the low level hash code failed
865  * to instert a PTE due to an hypervisor error
866  */
867 void low_hash_fault(struct pt_regs *regs, unsigned long address)
868 {
869         if (user_mode(regs)) {
870                 siginfo_t info;
871
872                 info.si_signo = SIGBUS;
873                 info.si_errno = 0;
874                 info.si_code = BUS_ADRERR;
875                 info.si_addr = (void __user *)address;
876                 force_sig_info(SIGBUS, &info, current);
877                 return;
878         }
879         bad_page_fault(regs, address, SIGBUS);
880 }
881
882 #ifdef CONFIG_DEBUG_PAGEALLOC
883 static void kernel_map_linear_page(unsigned long vaddr, unsigned long lmi)
884 {
885         unsigned long hash, hpteg, vsid = get_kernel_vsid(vaddr);
886         unsigned long va = (vsid << 28) | (vaddr & 0x0fffffff);
887         unsigned long mode = _PAGE_ACCESSED | _PAGE_DIRTY |
888                 _PAGE_COHERENT | PP_RWXX | HPTE_R_N;
889         int ret;
890
891         hash = hpt_hash(va, PAGE_SHIFT);
892         hpteg = ((hash & htab_hash_mask) * HPTES_PER_GROUP);
893
894         ret = ppc_md.hpte_insert(hpteg, va, __pa(vaddr),
895                                  mode, HPTE_V_BOLTED, mmu_linear_psize);
896         BUG_ON (ret < 0);
897         spin_lock(&linear_map_hash_lock);
898         BUG_ON(linear_map_hash_slots[lmi] & 0x80);
899         linear_map_hash_slots[lmi] = ret | 0x80;
900         spin_unlock(&linear_map_hash_lock);
901 }
902
903 static void kernel_unmap_linear_page(unsigned long vaddr, unsigned long lmi)
904 {
905         unsigned long hash, hidx, slot, vsid = get_kernel_vsid(vaddr);
906         unsigned long va = (vsid << 28) | (vaddr & 0x0fffffff);
907
908         hash = hpt_hash(va, PAGE_SHIFT);
909         spin_lock(&linear_map_hash_lock);
910         BUG_ON(!(linear_map_hash_slots[lmi] & 0x80));
911         hidx = linear_map_hash_slots[lmi] & 0x7f;
912         linear_map_hash_slots[lmi] = 0;
913         spin_unlock(&linear_map_hash_lock);
914         if (hidx & _PTEIDX_SECONDARY)
915                 hash = ~hash;
916         slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
917         slot += hidx & _PTEIDX_GROUP_IX;
918         ppc_md.hpte_invalidate(slot, va, mmu_linear_psize, 0);
919 }
920
921 void kernel_map_pages(struct page *page, int numpages, int enable)
922 {
923         unsigned long flags, vaddr, lmi;
924         int i;
925
926         local_irq_save(flags);
927         for (i = 0; i < numpages; i++, page++) {
928                 vaddr = (unsigned long)page_address(page);
929                 lmi = __pa(vaddr) >> PAGE_SHIFT;
930                 if (lmi >= linear_map_hash_count)
931                         continue;
932                 if (enable)
933                         kernel_map_linear_page(vaddr, lmi);
934                 else
935                         kernel_unmap_linear_page(vaddr, lmi);
936         }
937         local_irq_restore(flags);
938 }
939 #endif /* CONFIG_DEBUG_PAGEALLOC */