powerpc: Do not call prink when CONFIG_PRINTK is not defined
[linux-2.6.git] / arch / powerpc / kernel / head_fsl_booke.S
1 /*
2  * Kernel execution entry point code.
3  *
4  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
5  *      Initial PowerPC version.
6  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
7  *      Rewritten for PReP
8  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
9  *      Low-level exception handers, MMU support, and rewrite.
10  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
11  *      PowerPC 8xx modifications.
12  *    Copyright (c) 1998-1999 TiVo, Inc.
13  *      PowerPC 403GCX modifications.
14  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
15  *      PowerPC 403GCX/405GP modifications.
16  *    Copyright 2000 MontaVista Software Inc.
17  *      PPC405 modifications
18  *      PowerPC 403GCX/405GP modifications.
19  *      Author: MontaVista Software, Inc.
20  *              frank_rowand@mvista.com or source@mvista.com
21  *              debbie_chu@mvista.com
22  *    Copyright 2002-2004 MontaVista Software, Inc.
23  *      PowerPC 44x support, Matt Porter <mporter@kernel.crashing.org>
24  *    Copyright 2004 Freescale Semiconductor, Inc
25  *      PowerPC e500 modifications, Kumar Gala <galak@kernel.crashing.org>
26  *
27  * This program is free software; you can redistribute  it and/or modify it
28  * under  the terms of  the GNU General  Public License as published by the
29  * Free Software Foundation;  either version 2 of the  License, or (at your
30  * option) any later version.
31  */
32
33 #include <linux/init.h>
34 #include <linux/threads.h>
35 #include <asm/processor.h>
36 #include <asm/page.h>
37 #include <asm/mmu.h>
38 #include <asm/pgtable.h>
39 #include <asm/cputable.h>
40 #include <asm/thread_info.h>
41 #include <asm/ppc_asm.h>
42 #include <asm/asm-offsets.h>
43 #include <asm/cache.h>
44 #include "head_booke.h"
45
46 /* As with the other PowerPC ports, it is expected that when code
47  * execution begins here, the following registers contain valid, yet
48  * optional, information:
49  *
50  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
51  *   r4 - Starting address of the init RAM disk
52  *   r5 - Ending address of the init RAM disk
53  *   r6 - Start of kernel command line string (e.g. "mem=128")
54  *   r7 - End of kernel command line string
55  *
56  */
57         __HEAD
58 _ENTRY(_stext);
59 _ENTRY(_start);
60         /*
61          * Reserve a word at a fixed location to store the address
62          * of abatron_pteptrs
63          */
64         nop
65 /*
66  * Save parameters we are passed
67  */
68         mr      r31,r3
69         mr      r30,r4
70         mr      r29,r5
71         mr      r28,r6
72         mr      r27,r7
73         li      r25,0           /* phys kernel start (low) */
74         li      r24,0           /* CPU number */
75         li      r23,0           /* phys kernel start (high) */
76
77 /* We try to not make any assumptions about how the boot loader
78  * setup or used the TLBs.  We invalidate all mappings from the
79  * boot loader and load a single entry in TLB1[0] to map the
80  * first 64M of kernel memory.  Any boot info passed from the
81  * bootloader needs to live in this first 64M.
82  *
83  * Requirement on bootloader:
84  *  - The page we're executing in needs to reside in TLB1 and
85  *    have IPROT=1.  If not an invalidate broadcast could
86  *    evict the entry we're currently executing in.
87  *
88  *  r3 = Index of TLB1 were executing in
89  *  r4 = Current MSR[IS]
90  *  r5 = Index of TLB1 temp mapping
91  *
92  * Later in mapin_ram we will correctly map lowmem, and resize TLB1[0]
93  * if needed
94  */
95
96 _ENTRY(__early_start)
97 /* 1. Find the index of the entry we're executing in */
98         bl      invstr                          /* Find our address */
99 invstr: mflr    r6                              /* Make it accessible */
100         mfmsr   r7
101         rlwinm  r4,r7,27,31,31                  /* extract MSR[IS] */
102         mfspr   r7, SPRN_PID0
103         slwi    r7,r7,16
104         or      r7,r7,r4
105         mtspr   SPRN_MAS6,r7
106         tlbsx   0,r6                            /* search MSR[IS], SPID=PID0 */
107         mfspr   r7,SPRN_MAS1
108         andis.  r7,r7,MAS1_VALID@h
109         bne     match_TLB
110
111         mfspr   r7,SPRN_MMUCFG
112         rlwinm  r7,r7,21,28,31                  /* extract MMUCFG[NPIDS] */
113         cmpwi   r7,3
114         bne     match_TLB                       /* skip if NPIDS != 3 */
115
116         mfspr   r7,SPRN_PID1
117         slwi    r7,r7,16
118         or      r7,r7,r4
119         mtspr   SPRN_MAS6,r7
120         tlbsx   0,r6                            /* search MSR[IS], SPID=PID1 */
121         mfspr   r7,SPRN_MAS1
122         andis.  r7,r7,MAS1_VALID@h
123         bne     match_TLB
124         mfspr   r7, SPRN_PID2
125         slwi    r7,r7,16
126         or      r7,r7,r4
127         mtspr   SPRN_MAS6,r7
128         tlbsx   0,r6                            /* Fall through, we had to match */
129
130 match_TLB:
131         mfspr   r7,SPRN_MAS0
132         rlwinm  r3,r7,16,20,31                  /* Extract MAS0(Entry) */
133
134         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
135         oris    r7,r7,MAS1_IPROT@h
136         mtspr   SPRN_MAS1,r7
137         tlbwe
138
139 /* 2. Invalidate all entries except the entry we're executing in */
140         mfspr   r9,SPRN_TLB1CFG
141         andi.   r9,r9,0xfff
142         li      r6,0                            /* Set Entry counter to 0 */
143 1:      lis     r7,0x1000                       /* Set MAS0(TLBSEL) = 1 */
144         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
145         mtspr   SPRN_MAS0,r7
146         tlbre
147         mfspr   r7,SPRN_MAS1
148         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
149         cmpw    r3,r6
150         beq     skpinv                          /* Dont update the current execution TLB */
151         mtspr   SPRN_MAS1,r7
152         tlbwe
153         isync
154 skpinv: addi    r6,r6,1                         /* Increment */
155         cmpw    r6,r9                           /* Are we done? */
156         bne     1b                              /* If not, repeat */
157
158         /* Invalidate TLB0 */
159         li      r6,0x04
160         tlbivax 0,r6
161         TLBSYNC
162         /* Invalidate TLB1 */
163         li      r6,0x0c
164         tlbivax 0,r6
165         TLBSYNC
166
167 /* 3. Setup a temp mapping and jump to it */
168         andi.   r5, r3, 0x1     /* Find an entry not used and is non-zero */
169         addi    r5, r5, 0x1
170         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
171         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
172         mtspr   SPRN_MAS0,r7
173         tlbre
174
175         /* grab and fixup the RPN */
176         mfspr   r6,SPRN_MAS1    /* extract MAS1[SIZE] */
177         rlwinm  r6,r6,25,27,31
178         li      r8,-1
179         addi    r6,r6,10
180         slw     r6,r8,r6        /* convert to mask */
181
182         bl      1f              /* Find our address */
183 1:      mflr    r7
184
185         mfspr   r8,SPRN_MAS3
186 #ifdef CONFIG_PHYS_64BIT
187         mfspr   r23,SPRN_MAS7
188 #endif
189         and     r8,r6,r8
190         subfic  r9,r6,-4096
191         and     r9,r9,r7
192
193         or      r25,r8,r9
194         ori     r8,r25,(MAS3_SX|MAS3_SW|MAS3_SR)
195
196         /* Just modify the entry ID and EPN for the temp mapping */
197         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
198         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
199         mtspr   SPRN_MAS0,r7
200         xori    r6,r4,1         /* Setup TMP mapping in the other Address space */
201         slwi    r6,r6,12
202         oris    r6,r6,(MAS1_VALID|MAS1_IPROT)@h
203         ori     r6,r6,(MAS1_TSIZE(BOOK3E_PAGESZ_4K))@l
204         mtspr   SPRN_MAS1,r6
205         mfspr   r6,SPRN_MAS2
206         li      r7,0            /* temp EPN = 0 */
207         rlwimi  r7,r6,0,20,31
208         mtspr   SPRN_MAS2,r7
209         mtspr   SPRN_MAS3,r8
210         tlbwe
211
212         xori    r6,r4,1
213         slwi    r6,r6,5         /* setup new context with other address space */
214         bl      1f              /* Find our address */
215 1:      mflr    r9
216         rlwimi  r7,r9,0,20,31
217         addi    r7,r7,(2f - 1b)
218         mtspr   SPRN_SRR0,r7
219         mtspr   SPRN_SRR1,r6
220         rfi
221 2:
222 /* 4. Clear out PIDs & Search info */
223         li      r6,0
224         mtspr   SPRN_MAS6,r6
225         mtspr   SPRN_PID0,r6
226
227         mfspr   r7,SPRN_MMUCFG
228         rlwinm  r7,r7,21,28,31                  /* extract MMUCFG[NPIDS] */
229         cmpwi   r7,3
230         bne     2f                              /* skip if NPIDS != 3 */
231
232         mtspr   SPRN_PID1,r6
233         mtspr   SPRN_PID2,r6
234
235 /* 5. Invalidate mapping we started in */
236 2:
237         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
238         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
239         mtspr   SPRN_MAS0,r7
240         tlbre
241         mfspr   r6,SPRN_MAS1
242         rlwinm  r6,r6,0,2,0     /* clear IPROT */
243         mtspr   SPRN_MAS1,r6
244         tlbwe
245         /* Invalidate TLB1 */
246         li      r9,0x0c
247         tlbivax 0,r9
248         TLBSYNC
249
250 /* The mapping only needs to be cache-coherent on SMP */
251 #ifdef CONFIG_SMP
252 #define M_IF_SMP        MAS2_M
253 #else
254 #define M_IF_SMP        0
255 #endif
256
257 /* 6. Setup KERNELBASE mapping in TLB1[0] */
258         lis     r6,0x1000               /* Set MAS0(TLBSEL) = TLB1(1), ESEL = 0 */
259         mtspr   SPRN_MAS0,r6
260         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
261         ori     r6,r6,(MAS1_TSIZE(BOOK3E_PAGESZ_64M))@l
262         mtspr   SPRN_MAS1,r6
263         lis     r6,MAS2_VAL(PAGE_OFFSET, BOOK3E_PAGESZ_64M, M_IF_SMP)@h
264         ori     r6,r6,MAS2_VAL(PAGE_OFFSET, BOOK3E_PAGESZ_64M, M_IF_SMP)@l
265         mtspr   SPRN_MAS2,r6
266         mtspr   SPRN_MAS3,r8
267         tlbwe
268
269 /* 7. Jump to KERNELBASE mapping */
270         lis     r6,(KERNELBASE & ~0xfff)@h
271         ori     r6,r6,(KERNELBASE & ~0xfff)@l
272         lis     r7,MSR_KERNEL@h
273         ori     r7,r7,MSR_KERNEL@l
274         bl      1f                      /* Find our address */
275 1:      mflr    r9
276         rlwimi  r6,r9,0,20,31
277         addi    r6,r6,(2f - 1b)
278         mtspr   SPRN_SRR0,r6
279         mtspr   SPRN_SRR1,r7
280         rfi                             /* start execution out of TLB1[0] entry */
281
282 /* 8. Clear out the temp mapping */
283 2:      lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
284         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
285         mtspr   SPRN_MAS0,r7
286         tlbre
287         mfspr   r8,SPRN_MAS1
288         rlwinm  r8,r8,0,2,0     /* clear IPROT */
289         mtspr   SPRN_MAS1,r8
290         tlbwe
291         /* Invalidate TLB1 */
292         li      r9,0x0c
293         tlbivax 0,r9
294         TLBSYNC
295
296         /* Establish the interrupt vector offsets */
297         SET_IVOR(0,  CriticalInput);
298         SET_IVOR(1,  MachineCheck);
299         SET_IVOR(2,  DataStorage);
300         SET_IVOR(3,  InstructionStorage);
301         SET_IVOR(4,  ExternalInput);
302         SET_IVOR(5,  Alignment);
303         SET_IVOR(6,  Program);
304         SET_IVOR(7,  FloatingPointUnavailable);
305         SET_IVOR(8,  SystemCall);
306         SET_IVOR(9,  AuxillaryProcessorUnavailable);
307         SET_IVOR(10, Decrementer);
308         SET_IVOR(11, FixedIntervalTimer);
309         SET_IVOR(12, WatchdogTimer);
310         SET_IVOR(13, DataTLBError);
311         SET_IVOR(14, InstructionTLBError);
312         SET_IVOR(15, DebugCrit);
313
314         /* Establish the interrupt vector base */
315         lis     r4,interrupt_base@h     /* IVPR only uses the high 16-bits */
316         mtspr   SPRN_IVPR,r4
317
318         /* Setup the defaults for TLB entries */
319         li      r2,(MAS4_TSIZED(BOOK3E_PAGESZ_4K))@l
320 #ifdef CONFIG_E200
321         oris    r2,r2,MAS4_TLBSELD(1)@h
322 #endif
323         mtspr   SPRN_MAS4, r2
324
325 #if 0
326         /* Enable DOZE */
327         mfspr   r2,SPRN_HID0
328         oris    r2,r2,HID0_DOZE@h
329         mtspr   SPRN_HID0, r2
330 #endif
331
332 #if !defined(CONFIG_BDI_SWITCH)
333         /*
334          * The Abatron BDI JTAG debugger does not tolerate others
335          * mucking with the debug registers.
336          */
337         lis     r2,DBCR0_IDM@h
338         mtspr   SPRN_DBCR0,r2
339         isync
340         /* clear any residual debug events */
341         li      r2,-1
342         mtspr   SPRN_DBSR,r2
343 #endif
344
345 #ifdef CONFIG_SMP
346         /* Check to see if we're the second processor, and jump
347          * to the secondary_start code if so
348          */
349         mfspr   r24,SPRN_PIR
350         cmpwi   r24,0
351         bne     __secondary_start
352 #endif
353
354         /*
355          * This is where the main kernel code starts.
356          */
357
358         /* ptr to current */
359         lis     r2,init_task@h
360         ori     r2,r2,init_task@l
361
362         /* ptr to current thread */
363         addi    r4,r2,THREAD    /* init task's THREAD */
364         mtspr   SPRN_SPRG_THREAD,r4
365
366         /* stack */
367         lis     r1,init_thread_union@h
368         ori     r1,r1,init_thread_union@l
369         li      r0,0
370         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
371
372         bl      early_init
373
374 #ifdef CONFIG_RELOCATABLE
375         lis     r3,kernstart_addr@ha
376         la      r3,kernstart_addr@l(r3)
377 #ifdef CONFIG_PHYS_64BIT
378         stw     r23,0(r3)
379         stw     r25,4(r3)
380 #else
381         stw     r25,0(r3)
382 #endif
383 #endif
384
385 /*
386  * Decide what sort of machine this is and initialize the MMU.
387  */
388         mr      r3,r31
389         mr      r4,r30
390         mr      r5,r29
391         mr      r6,r28
392         mr      r7,r27
393         bl      machine_init
394         bl      MMU_init
395
396         /* Setup PTE pointers for the Abatron bdiGDB */
397         lis     r6, swapper_pg_dir@h
398         ori     r6, r6, swapper_pg_dir@l
399         lis     r5, abatron_pteptrs@h
400         ori     r5, r5, abatron_pteptrs@l
401         lis     r4, KERNELBASE@h
402         ori     r4, r4, KERNELBASE@l
403         stw     r5, 0(r4)       /* Save abatron_pteptrs at a fixed location */
404         stw     r6, 0(r5)
405
406         /* Let's move on */
407         lis     r4,start_kernel@h
408         ori     r4,r4,start_kernel@l
409         lis     r3,MSR_KERNEL@h
410         ori     r3,r3,MSR_KERNEL@l
411         mtspr   SPRN_SRR0,r4
412         mtspr   SPRN_SRR1,r3
413         rfi                     /* change context and jump to start_kernel */
414
415 /* Macros to hide the PTE size differences
416  *
417  * FIND_PTE -- walks the page tables given EA & pgdir pointer
418  *   r10 -- EA of fault
419  *   r11 -- PGDIR pointer
420  *   r12 -- free
421  *   label 2: is the bailout case
422  *
423  * if we find the pte (fall through):
424  *   r11 is low pte word
425  *   r12 is pointer to the pte
426  */
427 #ifdef CONFIG_PTE_64BIT
428 #define FIND_PTE        \
429         rlwinm  r12, r10, 13, 19, 29;   /* Compute pgdir/pmd offset */  \
430         lwzx    r11, r12, r11;          /* Get pgd/pmd entry */         \
431         rlwinm. r12, r11, 0, 0, 20;     /* Extract pt base address */   \
432         beq     2f;                     /* Bail if no table */          \
433         rlwimi  r12, r10, 23, 20, 28;   /* Compute pte address */       \
434         lwz     r11, 4(r12);            /* Get pte entry */
435 #else
436 #define FIND_PTE        \
437         rlwimi  r11, r10, 12, 20, 29;   /* Create L1 (pgdir/pmd) address */     \
438         lwz     r11, 0(r11);            /* Get L1 entry */                      \
439         rlwinm. r12, r11, 0, 0, 19;     /* Extract L2 (pte) base address */     \
440         beq     2f;                     /* Bail if no table */                  \
441         rlwimi  r12, r10, 22, 20, 29;   /* Compute PTE address */               \
442         lwz     r11, 0(r12);            /* Get Linux PTE */
443 #endif
444
445 /*
446  * Interrupt vector entry code
447  *
448  * The Book E MMUs are always on so we don't need to handle
449  * interrupts in real mode as with previous PPC processors. In
450  * this case we handle interrupts in the kernel virtual address
451  * space.
452  *
453  * Interrupt vectors are dynamically placed relative to the
454  * interrupt prefix as determined by the address of interrupt_base.
455  * The interrupt vectors offsets are programmed using the labels
456  * for each interrupt vector entry.
457  *
458  * Interrupt vectors must be aligned on a 16 byte boundary.
459  * We align on a 32 byte cache line boundary for good measure.
460  */
461
462 interrupt_base:
463         /* Critical Input Interrupt */
464         CRITICAL_EXCEPTION(0x0100, CriticalInput, unknown_exception)
465
466         /* Machine Check Interrupt */
467 #ifdef CONFIG_E200
468         /* no RFMCI, MCSRRs on E200 */
469         CRITICAL_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
470 #else
471         MCHECK_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
472 #endif
473
474         /* Data Storage Interrupt */
475         START_EXCEPTION(DataStorage)
476         NORMAL_EXCEPTION_PROLOG
477         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
478         stw     r5,_ESR(r11)
479         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
480         andis.  r10,r5,(ESR_ILK|ESR_DLK)@h
481         bne     1f
482         EXC_XFER_EE_LITE(0x0300, handle_page_fault)
483 1:
484         addi    r3,r1,STACK_FRAME_OVERHEAD
485         EXC_XFER_EE_LITE(0x0300, CacheLockingException)
486
487         /* Instruction Storage Interrupt */
488         INSTRUCTION_STORAGE_EXCEPTION
489
490         /* External Input Interrupt */
491         EXCEPTION(0x0500, ExternalInput, do_IRQ, EXC_XFER_LITE)
492
493         /* Alignment Interrupt */
494         ALIGNMENT_EXCEPTION
495
496         /* Program Interrupt */
497         PROGRAM_EXCEPTION
498
499         /* Floating Point Unavailable Interrupt */
500 #ifdef CONFIG_PPC_FPU
501         FP_UNAVAILABLE_EXCEPTION
502 #else
503 #ifdef CONFIG_E200
504         /* E200 treats 'normal' floating point instructions as FP Unavail exception */
505         EXCEPTION(0x0800, FloatingPointUnavailable, program_check_exception, EXC_XFER_EE)
506 #else
507         EXCEPTION(0x0800, FloatingPointUnavailable, unknown_exception, EXC_XFER_EE)
508 #endif
509 #endif
510
511         /* System Call Interrupt */
512         START_EXCEPTION(SystemCall)
513         NORMAL_EXCEPTION_PROLOG
514         EXC_XFER_EE_LITE(0x0c00, DoSyscall)
515
516         /* Auxillary Processor Unavailable Interrupt */
517         EXCEPTION(0x2900, AuxillaryProcessorUnavailable, unknown_exception, EXC_XFER_EE)
518
519         /* Decrementer Interrupt */
520         DECREMENTER_EXCEPTION
521
522         /* Fixed Internal Timer Interrupt */
523         /* TODO: Add FIT support */
524         EXCEPTION(0x3100, FixedIntervalTimer, unknown_exception, EXC_XFER_EE)
525
526         /* Watchdog Timer Interrupt */
527 #ifdef CONFIG_BOOKE_WDT
528         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, WatchdogException)
529 #else
530         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, unknown_exception)
531 #endif
532
533         /* Data TLB Error Interrupt */
534         START_EXCEPTION(DataTLBError)
535         mtspr   SPRN_SPRG_WSCRATCH0, r10 /* Save some working registers */
536         mtspr   SPRN_SPRG_WSCRATCH1, r11
537         mtspr   SPRN_SPRG_WSCRATCH2, r12
538         mtspr   SPRN_SPRG_WSCRATCH3, r13
539         mfcr    r11
540         mtspr   SPRN_SPRG_WSCRATCH4, r11
541         mfspr   r10, SPRN_DEAR          /* Get faulting address */
542
543         /* If we are faulting a kernel address, we have to use the
544          * kernel page tables.
545          */
546         lis     r11, PAGE_OFFSET@h
547         cmplw   5, r10, r11
548         blt     5, 3f
549         lis     r11, swapper_pg_dir@h
550         ori     r11, r11, swapper_pg_dir@l
551
552         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
553         rlwinm  r12,r12,0,16,1
554         mtspr   SPRN_MAS1,r12
555
556         b       4f
557
558         /* Get the PGD for the current thread */
559 3:
560         mfspr   r11,SPRN_SPRG_THREAD
561         lwz     r11,PGDIR(r11)
562
563 4:
564         /* Mask of required permission bits. Note that while we
565          * do copy ESR:ST to _PAGE_RW position as trying to write
566          * to an RO page is pretty common, we don't do it with
567          * _PAGE_DIRTY. We could do it, but it's a fairly rare
568          * event so I'd rather take the overhead when it happens
569          * rather than adding an instruction here. We should measure
570          * whether the whole thing is worth it in the first place
571          * as we could avoid loading SPRN_ESR completely in the first
572          * place...
573          *
574          * TODO: Is it worth doing that mfspr & rlwimi in the first
575          *       place or can we save a couple of instructions here ?
576          */
577         mfspr   r12,SPRN_ESR
578 #ifdef CONFIG_PTE_64BIT
579         li      r13,_PAGE_PRESENT
580         oris    r13,r13,_PAGE_ACCESSED@h
581 #else
582         li      r13,_PAGE_PRESENT|_PAGE_ACCESSED
583 #endif
584         rlwimi  r13,r12,11,29,29
585
586         FIND_PTE
587         andc.   r13,r13,r11             /* Check permission */
588
589 #ifdef CONFIG_PTE_64BIT
590 #ifdef CONFIG_SMP
591         subf    r10,r11,r12             /* create false data dep */
592         lwzx    r13,r11,r10             /* Get upper pte bits */
593 #else
594         lwz     r13,0(r12)              /* Get upper pte bits */
595 #endif
596 #endif
597
598         bne     2f                      /* Bail if permission/valid mismach */
599
600         /* Jump to common tlb load */
601         b       finish_tlb_load
602 2:
603         /* The bailout.  Restore registers to pre-exception conditions
604          * and call the heavyweights to help us out.
605          */
606         mfspr   r11, SPRN_SPRG_RSCRATCH4
607         mtcr    r11
608         mfspr   r13, SPRN_SPRG_RSCRATCH3
609         mfspr   r12, SPRN_SPRG_RSCRATCH2
610         mfspr   r11, SPRN_SPRG_RSCRATCH1
611         mfspr   r10, SPRN_SPRG_RSCRATCH0
612         b       DataStorage
613
614         /* Instruction TLB Error Interrupt */
615         /*
616          * Nearly the same as above, except we get our
617          * information from different registers and bailout
618          * to a different point.
619          */
620         START_EXCEPTION(InstructionTLBError)
621         mtspr   SPRN_SPRG_WSCRATCH0, r10 /* Save some working registers */
622         mtspr   SPRN_SPRG_WSCRATCH1, r11
623         mtspr   SPRN_SPRG_WSCRATCH2, r12
624         mtspr   SPRN_SPRG_WSCRATCH3, r13
625         mfcr    r11
626         mtspr   SPRN_SPRG_WSCRATCH4, r11
627         mfspr   r10, SPRN_SRR0          /* Get faulting address */
628
629         /* If we are faulting a kernel address, we have to use the
630          * kernel page tables.
631          */
632         lis     r11, PAGE_OFFSET@h
633         cmplw   5, r10, r11
634         blt     5, 3f
635         lis     r11, swapper_pg_dir@h
636         ori     r11, r11, swapper_pg_dir@l
637
638         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
639         rlwinm  r12,r12,0,16,1
640         mtspr   SPRN_MAS1,r12
641
642         b       4f
643
644         /* Get the PGD for the current thread */
645 3:
646         mfspr   r11,SPRN_SPRG_THREAD
647         lwz     r11,PGDIR(r11)
648
649 4:
650         /* Make up the required permissions */
651 #ifdef CONFIG_PTE_64BIT
652         li      r13,_PAGE_PRESENT | _PAGE_EXEC
653         oris    r13,r13,_PAGE_ACCESSED@h
654 #else
655         li      r13,_PAGE_PRESENT | _PAGE_ACCESSED | _PAGE_EXEC
656 #endif
657
658         FIND_PTE
659         andc.   r13,r13,r11             /* Check permission */
660
661 #ifdef CONFIG_PTE_64BIT
662 #ifdef CONFIG_SMP
663         subf    r10,r11,r12             /* create false data dep */
664         lwzx    r13,r11,r10             /* Get upper pte bits */
665 #else
666         lwz     r13,0(r12)              /* Get upper pte bits */
667 #endif
668 #endif
669
670         bne     2f                      /* Bail if permission mismach */
671
672         /* Jump to common TLB load point */
673         b       finish_tlb_load
674
675 2:
676         /* The bailout.  Restore registers to pre-exception conditions
677          * and call the heavyweights to help us out.
678          */
679         mfspr   r11, SPRN_SPRG_RSCRATCH4
680         mtcr    r11
681         mfspr   r13, SPRN_SPRG_RSCRATCH3
682         mfspr   r12, SPRN_SPRG_RSCRATCH2
683         mfspr   r11, SPRN_SPRG_RSCRATCH1
684         mfspr   r10, SPRN_SPRG_RSCRATCH0
685         b       InstructionStorage
686
687 #ifdef CONFIG_SPE
688         /* SPE Unavailable */
689         START_EXCEPTION(SPEUnavailable)
690         NORMAL_EXCEPTION_PROLOG
691         bne     load_up_spe
692         addi    r3,r1,STACK_FRAME_OVERHEAD
693         EXC_XFER_EE_LITE(0x2010, KernelSPE)
694 #else
695         EXCEPTION(0x2020, SPEUnavailable, unknown_exception, EXC_XFER_EE)
696 #endif /* CONFIG_SPE */
697
698         /* SPE Floating Point Data */
699 #ifdef CONFIG_SPE
700         EXCEPTION(0x2030, SPEFloatingPointData, SPEFloatingPointException, EXC_XFER_EE);
701
702         /* SPE Floating Point Round */
703         EXCEPTION(0x2050, SPEFloatingPointRound, SPEFloatingPointRoundException, EXC_XFER_EE)
704 #else
705         EXCEPTION(0x2040, SPEFloatingPointData, unknown_exception, EXC_XFER_EE)
706         EXCEPTION(0x2050, SPEFloatingPointRound, unknown_exception, EXC_XFER_EE)
707 #endif /* CONFIG_SPE */
708
709         /* Performance Monitor */
710         EXCEPTION(0x2060, PerformanceMonitor, performance_monitor_exception, EXC_XFER_STD)
711
712         EXCEPTION(0x2070, Doorbell, doorbell_exception, EXC_XFER_STD)
713
714         CRITICAL_EXCEPTION(0x2080, CriticalDoorbell, unknown_exception)
715
716         /* Debug Interrupt */
717         DEBUG_DEBUG_EXCEPTION
718         DEBUG_CRIT_EXCEPTION
719
720 /*
721  * Local functions
722  */
723
724 /*
725  * Both the instruction and data TLB miss get to this
726  * point to load the TLB.
727  *      r10 - available to use
728  *      r11 - TLB (info from Linux PTE)
729  *      r12 - available to use
730  *      r13 - upper bits of PTE (if PTE_64BIT) or available to use
731  *      CR5 - results of addr >= PAGE_OFFSET
732  *      MAS0, MAS1 - loaded with proper value when we get here
733  *      MAS2, MAS3 - will need additional info from Linux PTE
734  *      Upon exit, we reload everything and RFI.
735  */
736 finish_tlb_load:
737         /*
738          * We set execute, because we don't have the granularity to
739          * properly set this at the page level (Linux problem).
740          * Many of these bits are software only.  Bits we don't set
741          * here we (properly should) assume have the appropriate value.
742          */
743
744         mfspr   r12, SPRN_MAS2
745 #ifdef CONFIG_PTE_64BIT
746         rlwimi  r12, r11, 32-19, 27, 31 /* extract WIMGE from pte */
747 #else
748         rlwimi  r12, r11, 26, 27, 31    /* extract WIMGE from pte */
749 #endif
750         mtspr   SPRN_MAS2, r12
751
752 #ifdef CONFIG_PTE_64BIT
753         rlwinm  r12, r11, 32-2, 26, 31  /* Move in perm bits */
754         andi.   r10, r11, _PAGE_DIRTY
755         bne     1f
756         li      r10, MAS3_SW | MAS3_UW
757         andc    r12, r12, r10
758 1:      rlwimi  r12, r13, 20, 0, 11     /* grab RPN[32:43] */
759         rlwimi  r12, r11, 20, 12, 19    /* grab RPN[44:51] */
760         mtspr   SPRN_MAS3, r12
761 BEGIN_MMU_FTR_SECTION
762         srwi    r10, r13, 12            /* grab RPN[12:31] */
763         mtspr   SPRN_MAS7, r10
764 END_MMU_FTR_SECTION_IFSET(MMU_FTR_BIG_PHYS)
765 #else
766         li      r10, (_PAGE_EXEC | _PAGE_PRESENT)
767         rlwimi  r10, r11, 31, 29, 29    /* extract _PAGE_DIRTY into SW */
768         and     r12, r11, r10
769         andi.   r10, r11, _PAGE_USER    /* Test for _PAGE_USER */
770         slwi    r10, r12, 1
771         or      r10, r10, r12
772         iseleq  r12, r12, r10
773         rlwimi  r11, r12, 0, 20, 31     /* Extract RPN from PTE and merge with perms */
774         mtspr   SPRN_MAS3, r11
775 #endif
776 #ifdef CONFIG_E200
777         /* Round robin TLB1 entries assignment */
778         mfspr   r12, SPRN_MAS0
779
780         /* Extract TLB1CFG(NENTRY) */
781         mfspr   r11, SPRN_TLB1CFG
782         andi.   r11, r11, 0xfff
783
784         /* Extract MAS0(NV) */
785         andi.   r13, r12, 0xfff
786         addi    r13, r13, 1
787         cmpw    0, r13, r11
788         addi    r12, r12, 1
789
790         /* check if we need to wrap */
791         blt     7f
792
793         /* wrap back to first free tlbcam entry */
794         lis     r13, tlbcam_index@ha
795         lwz     r13, tlbcam_index@l(r13)
796         rlwimi  r12, r13, 0, 20, 31
797 7:
798         mtspr   SPRN_MAS0,r12
799 #endif /* CONFIG_E200 */
800
801         tlbwe
802
803         /* Done...restore registers and get out of here.  */
804         mfspr   r11, SPRN_SPRG_RSCRATCH4
805         mtcr    r11
806         mfspr   r13, SPRN_SPRG_RSCRATCH3
807         mfspr   r12, SPRN_SPRG_RSCRATCH2
808         mfspr   r11, SPRN_SPRG_RSCRATCH1
809         mfspr   r10, SPRN_SPRG_RSCRATCH0
810         rfi                                     /* Force context change */
811
812 #ifdef CONFIG_SPE
813 /* Note that the SPE support is closely modeled after the AltiVec
814  * support.  Changes to one are likely to be applicable to the
815  * other!  */
816 load_up_spe:
817 /*
818  * Disable SPE for the task which had SPE previously,
819  * and save its SPE registers in its thread_struct.
820  * Enables SPE for use in the kernel on return.
821  * On SMP we know the SPE units are free, since we give it up every
822  * switch.  -- Kumar
823  */
824         mfmsr   r5
825         oris    r5,r5,MSR_SPE@h
826         mtmsr   r5                      /* enable use of SPE now */
827         isync
828 /*
829  * For SMP, we don't do lazy SPE switching because it just gets too
830  * horrendously complex, especially when a task switches from one CPU
831  * to another.  Instead we call giveup_spe in switch_to.
832  */
833 #ifndef CONFIG_SMP
834         lis     r3,last_task_used_spe@ha
835         lwz     r4,last_task_used_spe@l(r3)
836         cmpi    0,r4,0
837         beq     1f
838         addi    r4,r4,THREAD    /* want THREAD of last_task_used_spe */
839         SAVE_32EVRS(0,r10,r4)
840         evxor   evr10, evr10, evr10     /* clear out evr10 */
841         evmwumiaa evr10, evr10, evr10   /* evr10 <- ACC = 0 * 0 + ACC */
842         li      r5,THREAD_ACC
843         evstddx evr10, r4, r5           /* save off accumulator */
844         lwz     r5,PT_REGS(r4)
845         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
846         lis     r10,MSR_SPE@h
847         andc    r4,r4,r10       /* disable SPE for previous task */
848         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
849 1:
850 #endif /* !CONFIG_SMP */
851         /* enable use of SPE after return */
852         oris    r9,r9,MSR_SPE@h
853         mfspr   r5,SPRN_SPRG_THREAD     /* current task's THREAD (phys) */
854         li      r4,1
855         li      r10,THREAD_ACC
856         stw     r4,THREAD_USED_SPE(r5)
857         evlddx  evr4,r10,r5
858         evmra   evr4,evr4
859         REST_32EVRS(0,r10,r5)
860 #ifndef CONFIG_SMP
861         subi    r4,r5,THREAD
862         stw     r4,last_task_used_spe@l(r3)
863 #endif /* !CONFIG_SMP */
864         /* restore registers and return */
865 2:      REST_4GPRS(3, r11)
866         lwz     r10,_CCR(r11)
867         REST_GPR(1, r11)
868         mtcr    r10
869         lwz     r10,_LINK(r11)
870         mtlr    r10
871         REST_GPR(10, r11)
872         mtspr   SPRN_SRR1,r9
873         mtspr   SPRN_SRR0,r12
874         REST_GPR(9, r11)
875         REST_GPR(12, r11)
876         lwz     r11,GPR11(r11)
877         rfi
878
879 /*
880  * SPE unavailable trap from kernel - print a message, but let
881  * the task use SPE in the kernel until it returns to user mode.
882  */
883 KernelSPE:
884         lwz     r3,_MSR(r1)
885         oris    r3,r3,MSR_SPE@h
886         stw     r3,_MSR(r1)     /* enable use of SPE after return */
887 #ifdef CONFIG_PRINTK
888         lis     r3,87f@h
889         ori     r3,r3,87f@l
890         mr      r4,r2           /* current */
891         lwz     r5,_NIP(r1)
892         bl      printk
893 #endif
894         b       ret_from_except
895 #ifdef CONFIG_PRINTK
896 87:     .string "SPE used in kernel  (task=%p, pc=%x)  \n"
897 #endif
898         .align  4,0
899
900 #endif /* CONFIG_SPE */
901
902 /*
903  * Global functions
904  */
905
906 /* Adjust or setup IVORs for e200 */
907 _GLOBAL(__setup_e200_ivors)
908         li      r3,DebugDebug@l
909         mtspr   SPRN_IVOR15,r3
910         li      r3,SPEUnavailable@l
911         mtspr   SPRN_IVOR32,r3
912         li      r3,SPEFloatingPointData@l
913         mtspr   SPRN_IVOR33,r3
914         li      r3,SPEFloatingPointRound@l
915         mtspr   SPRN_IVOR34,r3
916         sync
917         blr
918
919 /* Adjust or setup IVORs for e500v1/v2 */
920 _GLOBAL(__setup_e500_ivors)
921         li      r3,DebugCrit@l
922         mtspr   SPRN_IVOR15,r3
923         li      r3,SPEUnavailable@l
924         mtspr   SPRN_IVOR32,r3
925         li      r3,SPEFloatingPointData@l
926         mtspr   SPRN_IVOR33,r3
927         li      r3,SPEFloatingPointRound@l
928         mtspr   SPRN_IVOR34,r3
929         li      r3,PerformanceMonitor@l
930         mtspr   SPRN_IVOR35,r3
931         sync
932         blr
933
934 /* Adjust or setup IVORs for e500mc */
935 _GLOBAL(__setup_e500mc_ivors)
936         li      r3,DebugDebug@l
937         mtspr   SPRN_IVOR15,r3
938         li      r3,PerformanceMonitor@l
939         mtspr   SPRN_IVOR35,r3
940         li      r3,Doorbell@l
941         mtspr   SPRN_IVOR36,r3
942         li      r3,CriticalDoorbell@l
943         mtspr   SPRN_IVOR37,r3
944         sync
945         blr
946
947 /*
948  * extern void giveup_altivec(struct task_struct *prev)
949  *
950  * The e500 core does not have an AltiVec unit.
951  */
952 _GLOBAL(giveup_altivec)
953         blr
954
955 #ifdef CONFIG_SPE
956 /*
957  * extern void giveup_spe(struct task_struct *prev)
958  *
959  */
960 _GLOBAL(giveup_spe)
961         mfmsr   r5
962         oris    r5,r5,MSR_SPE@h
963         mtmsr   r5                      /* enable use of SPE now */
964         isync
965         cmpi    0,r3,0
966         beqlr-                          /* if no previous owner, done */
967         addi    r3,r3,THREAD            /* want THREAD of task */
968         lwz     r5,PT_REGS(r3)
969         cmpi    0,r5,0
970         SAVE_32EVRS(0, r4, r3)
971         evxor   evr6, evr6, evr6        /* clear out evr6 */
972         evmwumiaa evr6, evr6, evr6      /* evr6 <- ACC = 0 * 0 + ACC */
973         li      r4,THREAD_ACC
974         evstddx evr6, r4, r3            /* save off accumulator */
975         mfspr   r6,SPRN_SPEFSCR
976         stw     r6,THREAD_SPEFSCR(r3)   /* save spefscr register value */
977         beq     1f
978         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
979         lis     r3,MSR_SPE@h
980         andc    r4,r4,r3                /* disable SPE for previous task */
981         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
982 1:
983 #ifndef CONFIG_SMP
984         li      r5,0
985         lis     r4,last_task_used_spe@ha
986         stw     r5,last_task_used_spe@l(r4)
987 #endif /* !CONFIG_SMP */
988         blr
989 #endif /* CONFIG_SPE */
990
991 /*
992  * extern void giveup_fpu(struct task_struct *prev)
993  *
994  * Not all FSL Book-E cores have an FPU
995  */
996 #ifndef CONFIG_PPC_FPU
997 _GLOBAL(giveup_fpu)
998         blr
999 #endif
1000
1001 /*
1002  * extern void abort(void)
1003  *
1004  * At present, this routine just applies a system reset.
1005  */
1006 _GLOBAL(abort)
1007         li      r13,0
1008         mtspr   SPRN_DBCR0,r13          /* disable all debug events */
1009         isync
1010         mfmsr   r13
1011         ori     r13,r13,MSR_DE@l        /* Enable Debug Events */
1012         mtmsr   r13
1013         isync
1014         mfspr   r13,SPRN_DBCR0
1015         lis     r13,(DBCR0_IDM|DBCR0_RST_CHIP)@h
1016         mtspr   SPRN_DBCR0,r13
1017         isync
1018
1019 _GLOBAL(set_context)
1020
1021 #ifdef CONFIG_BDI_SWITCH
1022         /* Context switch the PTE pointer for the Abatron BDI2000.
1023          * The PGDIR is the second parameter.
1024          */
1025         lis     r5, abatron_pteptrs@h
1026         ori     r5, r5, abatron_pteptrs@l
1027         stw     r4, 0x4(r5)
1028 #endif
1029         mtspr   SPRN_PID,r3
1030         isync                   /* Force context change */
1031         blr
1032
1033 _GLOBAL(flush_dcache_L1)
1034         mfspr   r3,SPRN_L1CFG0
1035
1036         rlwinm  r5,r3,9,3       /* Extract cache block size */
1037         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1038                                  * are currently defined.
1039                                  */
1040         li      r4,32
1041         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1042                                  *      log2(number of ways)
1043                                  */
1044         slw     r5,r4,r5        /* r5 = cache block size */
1045
1046         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1047         mulli   r7,r7,13        /* An 8-way cache will require 13
1048                                  * loads per set.
1049                                  */
1050         slw     r7,r7,r6
1051
1052         /* save off HID0 and set DCFA */
1053         mfspr   r8,SPRN_HID0
1054         ori     r9,r8,HID0_DCFA@l
1055         mtspr   SPRN_HID0,r9
1056         isync
1057
1058         lis     r4,KERNELBASE@h
1059         mtctr   r7
1060
1061 1:      lwz     r3,0(r4)        /* Load... */
1062         add     r4,r4,r5
1063         bdnz    1b
1064
1065         msync
1066         lis     r4,KERNELBASE@h
1067         mtctr   r7
1068
1069 1:      dcbf    0,r4            /* ...and flush. */
1070         add     r4,r4,r5
1071         bdnz    1b
1072         
1073         /* restore HID0 */
1074         mtspr   SPRN_HID0,r8
1075         isync
1076
1077         blr
1078
1079 #ifdef CONFIG_SMP
1080 /* When we get here, r24 needs to hold the CPU # */
1081         .globl __secondary_start
1082 __secondary_start:
1083         lis     r3,__secondary_hold_acknowledge@h
1084         ori     r3,r3,__secondary_hold_acknowledge@l
1085         stw     r24,0(r3)
1086
1087         li      r3,0
1088         mr      r4,r24          /* Why? */
1089         bl      call_setup_cpu
1090
1091         lis     r3,tlbcam_index@ha
1092         lwz     r3,tlbcam_index@l(r3)
1093         mtctr   r3
1094         li      r26,0           /* r26 safe? */
1095
1096         /* Load each CAM entry */
1097 1:      mr      r3,r26
1098         bl      loadcam_entry
1099         addi    r26,r26,1
1100         bdnz    1b
1101
1102         /* get current_thread_info and current */
1103         lis     r1,secondary_ti@ha
1104         lwz     r1,secondary_ti@l(r1)
1105         lwz     r2,TI_TASK(r1)
1106
1107         /* stack */
1108         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
1109         li      r0,0
1110         stw     r0,0(r1)
1111
1112         /* ptr to current thread */
1113         addi    r4,r2,THREAD    /* address of our thread_struct */
1114         mtspr   SPRN_SPRG_THREAD,r4
1115
1116         /* Setup the defaults for TLB entries */
1117         li      r4,(MAS4_TSIZED(BOOK3E_PAGESZ_4K))@l
1118         mtspr   SPRN_MAS4,r4
1119
1120         /* Jump to start_secondary */
1121         lis     r4,MSR_KERNEL@h
1122         ori     r4,r4,MSR_KERNEL@l
1123         lis     r3,start_secondary@h
1124         ori     r3,r3,start_secondary@l
1125         mtspr   SPRN_SRR0,r3
1126         mtspr   SPRN_SRR1,r4
1127         sync
1128         rfi
1129         sync
1130
1131         .globl __secondary_hold_acknowledge
1132 __secondary_hold_acknowledge:
1133         .long   -1
1134 #endif
1135
1136 /*
1137  * We put a few things here that have to be page-aligned. This stuff
1138  * goes at the beginning of the data segment, which is page-aligned.
1139  */
1140         .data
1141         .align  12
1142         .globl  sdata
1143 sdata:
1144         .globl  empty_zero_page
1145 empty_zero_page:
1146         .space  4096
1147         .globl  swapper_pg_dir
1148 swapper_pg_dir:
1149         .space  PGD_TABLE_SIZE
1150
1151 /*
1152  * Room for two PTE pointers, usually the kernel and current user pointers
1153  * to their respective root page table.
1154  */
1155 abatron_pteptrs:
1156         .space  8