m68knommu: fix clock rate value reported for ColdFire 54xx parts
[linux-2.6.git] / arch / m68k / include / asm / m54xxsim.h
1 /*
2  *      m54xxsim.h -- ColdFire 547x/548x System Integration Unit support.
3  */
4
5 #ifndef m54xxsim_h
6 #define m54xxsim_h
7
8 #define CPU_NAME                "COLDFIRE(m54xx)"
9 #define CPU_INSTR_PER_JIFFY     2
10
11 #define MCFINT_VECBASE          64
12
13 /*
14  *      Interrupt Controller Registers
15  */
16 #define MCFICM_INTC0            0x0700          /* Base for Interrupt Ctrl 0 */
17 #define MCFINTC_IPRH            0x00            /* Interrupt pending 32-63 */
18 #define MCFINTC_IPRL            0x04            /* Interrupt pending 1-31 */
19 #define MCFINTC_IMRH            0x08            /* Interrupt mask 32-63 */
20 #define MCFINTC_IMRL            0x0c            /* Interrupt mask 1-31 */
21 #define MCFINTC_INTFRCH         0x10            /* Interrupt force 32-63 */
22 #define MCFINTC_INTFRCL         0x14            /* Interrupt force 1-31 */
23 #define MCFINTC_IRLR            0x18            /* */
24 #define MCFINTC_IACKL           0x19            /* */
25 #define MCFINTC_ICR0            0x40            /* Base ICR register */
26
27 /*
28  *      Define system peripheral IRQ usage.
29  */
30 #define MCF_IRQ_TIMER           (64 + 54)       /* Slice Timer 0 */
31 #define MCF_IRQ_PROFILER        (64 + 53)       /* Slice Timer 1 */
32
33 /*
34  *      Generic GPIO support
35  */
36 #define MCFGPIO_PIN_MAX         0       /* I am too lazy to count */
37 #define MCFGPIO_IRQ_MAX         -1
38 #define MCFGPIO_IRQ_VECBASE     -1
39
40 /*
41  *      Some PSC related definitions
42  */
43 #define MCF_PAR_PSC(x)          (0x000A4F-((x)&0x3))
44 #define MCF_PAR_SDA             (0x0008)
45 #define MCF_PAR_SCL             (0x0004)
46 #define MCF_PAR_PSC_TXD         (0x04)
47 #define MCF_PAR_PSC_RXD         (0x08)
48 #define MCF_PAR_PSC_RTS(x)      (((x)&0x03)<<4)
49 #define MCF_PAR_PSC_CTS(x)      (((x)&0x03)<<6)
50 #define MCF_PAR_PSC_CTS_GPIO    (0x00)
51 #define MCF_PAR_PSC_CTS_BCLK    (0x80)
52 #define MCF_PAR_PSC_CTS_CTS     (0xC0)
53 #define MCF_PAR_PSC_RTS_GPIO    (0x00)
54 #define MCF_PAR_PSC_RTS_FSYNC   (0x20)
55 #define MCF_PAR_PSC_RTS_RTS     (0x30)
56 #define MCF_PAR_PSC_CANRX       (0x40)
57
58 #endif  /* m54xxsim_h */