m68knommu: move ColdFire DMA register addresses to per-cpu headers
[linux-2.6.git] / arch / m68k / include / asm / m523xsim.h
1 /****************************************************************************/
2
3 /*
4  *      m523xsim.h -- ColdFire 523x System Integration Module support.
5  *
6  *      (C) Copyright 2003-2005, Greg Ungerer <gerg@snapgear.com>
7  */
8
9 /****************************************************************************/
10 #ifndef m523xsim_h
11 #define m523xsim_h
12 /****************************************************************************/
13
14 #define CPU_NAME                "COLDFIRE(m523x)"
15 #define CPU_INSTR_PER_JIFFY     3
16
17 #include <asm/m52xxacr.h>
18
19 /*
20  *      Define the 523x SIM register set addresses.
21  */
22 #define MCFICM_INTC0            (MCF_IPSBAR + 0x0c00)   /* Base for Interrupt Ctrl 0 */
23 #define MCFICM_INTC1            (MCF_IPSBAR + 0x0d00)   /* Base for Interrupt Ctrl 0 */
24
25 #define MCFINTC_IPRH            0x00            /* Interrupt pending 32-63 */
26 #define MCFINTC_IPRL            0x04            /* Interrupt pending 1-31 */
27 #define MCFINTC_IMRH            0x08            /* Interrupt mask 32-63 */
28 #define MCFINTC_IMRL            0x0c            /* Interrupt mask 1-31 */
29 #define MCFINTC_INTFRCH         0x10            /* Interrupt force 32-63 */
30 #define MCFINTC_INTFRCL         0x14            /* Interrupt force 1-31 */
31 #define MCFINTC_IRLR            0x18            /* */
32 #define MCFINTC_IACKL           0x19            /* */
33 #define MCFINTC_ICR0            0x40            /* Base ICR register */
34
35 #define MCFINT_VECBASE          64              /* Vector base number */
36 #define MCFINT_UART0            13              /* Interrupt number for UART0 */
37 #define MCFINT_PIT1             36              /* Interrupt number for PIT1 */
38 #define MCFINT_QSPI             18              /* Interrupt number for QSPI */
39
40 /*
41  *      SDRAM configuration registers.
42  */
43 #define MCFSIM_DCR              0x44            /* SDRAM control */
44 #define MCFSIM_DACR0            0x48            /* SDRAM base address 0 */
45 #define MCFSIM_DMR0             0x4c            /* SDRAM address mask 0 */
46 #define MCFSIM_DACR1            0x50            /* SDRAM base address 1 */
47 #define MCFSIM_DMR1             0x54            /* SDRAM address mask 1 */
48
49 /*
50  *  Reset Controll Unit (relative to IPSBAR).
51  */
52 #define MCF_RCR                 0x110000
53 #define MCF_RSR                 0x110001
54
55 #define MCF_RCR_SWRESET         0x80            /* Software reset bit */
56 #define MCF_RCR_FRCSTOUT        0x40            /* Force external reset */
57
58 /*
59  *  UART module.
60  */
61 #define MCFUART_BASE1           (MCF_IPSBAR + 0x200)
62 #define MCFUART_BASE2           (MCF_IPSBAR + 0x240)
63 #define MCFUART_BASE3           (MCF_IPSBAR + 0x280)
64
65 /*
66  *  FEC ethernet module.
67  */
68 #define MCFFEC_BASE             (MCF_IPSBAR + 0x1000)
69 #define MCFFEC_SIZE             0x800
70
71 /*
72  *  GPIO module.
73  */
74 #define MCFGPIO_PODR_ADDR       (MCF_IPSBAR + 0x100000)
75 #define MCFGPIO_PODR_DATAH      (MCF_IPSBAR + 0x100001)
76 #define MCFGPIO_PODR_DATAL      (MCF_IPSBAR + 0x100002)
77 #define MCFGPIO_PODR_BUSCTL     (MCF_IPSBAR + 0x100003)
78 #define MCFGPIO_PODR_BS         (MCF_IPSBAR + 0x100004)
79 #define MCFGPIO_PODR_CS         (MCF_IPSBAR + 0x100005)
80 #define MCFGPIO_PODR_SDRAM      (MCF_IPSBAR + 0x100006)
81 #define MCFGPIO_PODR_FECI2C     (MCF_IPSBAR + 0x100007)
82 #define MCFGPIO_PODR_UARTH      (MCF_IPSBAR + 0x100008)
83 #define MCFGPIO_PODR_UARTL      (MCF_IPSBAR + 0x100009)
84 #define MCFGPIO_PODR_QSPI       (MCF_IPSBAR + 0x10000A)
85 #define MCFGPIO_PODR_TIMER      (MCF_IPSBAR + 0x10000B)
86 #define MCFGPIO_PODR_ETPU       (MCF_IPSBAR + 0x10000C)
87
88 #define MCFGPIO_PDDR_ADDR       (MCF_IPSBAR + 0x100010)
89 #define MCFGPIO_PDDR_DATAH      (MCF_IPSBAR + 0x100011)
90 #define MCFGPIO_PDDR_DATAL      (MCF_IPSBAR + 0x100012)
91 #define MCFGPIO_PDDR_BUSCTL     (MCF_IPSBAR + 0x100013)
92 #define MCFGPIO_PDDR_BS         (MCF_IPSBAR + 0x100014)
93 #define MCFGPIO_PDDR_CS         (MCF_IPSBAR + 0x100015)
94 #define MCFGPIO_PDDR_SDRAM      (MCF_IPSBAR + 0x100016)
95 #define MCFGPIO_PDDR_FECI2C     (MCF_IPSBAR + 0x100017)
96 #define MCFGPIO_PDDR_UARTH      (MCF_IPSBAR + 0x100018)
97 #define MCFGPIO_PDDR_UARTL      (MCF_IPSBAR + 0x100019)
98 #define MCFGPIO_PDDR_QSPI       (MCF_IPSBAR + 0x10001A)
99 #define MCFGPIO_PDDR_TIMER      (MCF_IPSBAR + 0x10001B)
100 #define MCFGPIO_PDDR_ETPU       (MCF_IPSBAR + 0x10001C)
101
102 #define MCFGPIO_PPDSDR_ADDR     (MCF_IPSBAR + 0x100020)
103 #define MCFGPIO_PPDSDR_DATAH    (MCF_IPSBAR + 0x100021)
104 #define MCFGPIO_PPDSDR_DATAL    (MCF_IPSBAR + 0x100022)
105 #define MCFGPIO_PPDSDR_BUSCTL   (MCF_IPSBAR + 0x100023)
106 #define MCFGPIO_PPDSDR_BS       (MCF_IPSBAR + 0x100024)
107 #define MCFGPIO_PPDSDR_CS       (MCF_IPSBAR + 0x100025)
108 #define MCFGPIO_PPDSDR_SDRAM    (MCF_IPSBAR + 0x100026)
109 #define MCFGPIO_PPDSDR_FECI2C   (MCF_IPSBAR + 0x100027)
110 #define MCFGPIO_PPDSDR_UARTH    (MCF_IPSBAR + 0x100028)
111 #define MCFGPIO_PPDSDR_UARTL    (MCF_IPSBAR + 0x100029)
112 #define MCFGPIO_PPDSDR_QSPI     (MCF_IPSBAR + 0x10002A)
113 #define MCFGPIO_PPDSDR_TIMER    (MCF_IPSBAR + 0x10002B)
114 #define MCFGPIO_PPDSDR_ETPU     (MCF_IPSBAR + 0x10002C)
115
116 #define MCFGPIO_PCLRR_ADDR      (MCF_IPSBAR + 0x100030)
117 #define MCFGPIO_PCLRR_DATAH     (MCF_IPSBAR + 0x100031)
118 #define MCFGPIO_PCLRR_DATAL     (MCF_IPSBAR + 0x100032)
119 #define MCFGPIO_PCLRR_BUSCTL    (MCF_IPSBAR + 0x100033)
120 #define MCFGPIO_PCLRR_BS        (MCF_IPSBAR + 0x100034)
121 #define MCFGPIO_PCLRR_CS        (MCF_IPSBAR + 0x100035)
122 #define MCFGPIO_PCLRR_SDRAM     (MCF_IPSBAR + 0x100036)
123 #define MCFGPIO_PCLRR_FECI2C    (MCF_IPSBAR + 0x100037)
124 #define MCFGPIO_PCLRR_UARTH     (MCF_IPSBAR + 0x100038)
125 #define MCFGPIO_PCLRR_UARTL     (MCF_IPSBAR + 0x100039)
126 #define MCFGPIO_PCLRR_QSPI      (MCF_IPSBAR + 0x10003A)
127 #define MCFGPIO_PCLRR_TIMER     (MCF_IPSBAR + 0x10003B)
128 #define MCFGPIO_PCLRR_ETPU      (MCF_IPSBAR + 0x10003C)
129
130 /*
131  * PIT timer base addresses.
132  */
133 #define MCFPIT_BASE1            (MCF_IPSBAR + 0x150000)
134 #define MCFPIT_BASE2            (MCF_IPSBAR + 0x160000)
135 #define MCFPIT_BASE3            (MCF_IPSBAR + 0x170000)
136 #define MCFPIT_BASE4            (MCF_IPSBAR + 0x180000)
137
138 /*
139  * EPort
140  */
141 #define MCFEPORT_EPDDR          (MCF_IPSBAR + 0x130002)
142 #define MCFEPORT_EPDR           (MCF_IPSBAR + 0x130004)
143 #define MCFEPORT_EPPDR          (MCF_IPSBAR + 0x130005)
144
145 /*
146  * Generic GPIO support
147  */
148 #define MCFGPIO_PODR                    MCFGPIO_PODR_ADDR
149 #define MCFGPIO_PDDR                    MCFGPIO_PDDR_ADDR
150 #define MCFGPIO_PPDR                    MCFGPIO_PPDSDR_ADDR
151 #define MCFGPIO_SETR                    MCFGPIO_PPDSDR_ADDR
152 #define MCFGPIO_CLRR                    MCFGPIO_PCLRR_ADDR
153
154 #define MCFGPIO_PIN_MAX                 107
155 #define MCFGPIO_IRQ_MAX                 8
156 #define MCFGPIO_IRQ_VECBASE             MCFINT_VECBASE
157
158 /*
159  * Pin Assignment
160 */
161 #define MCFGPIO_PAR_QSPI        (MCF_IPSBAR + 0x10004A)
162 #define MCFGPIO_PAR_TIMER       (MCF_IPSBAR + 0x10004C)
163
164 /*
165  * DMA unit base addresses.
166  */
167 #define MCFDMA_BASE0            (MCF_IPSBAR + 0x100)
168 #define MCFDMA_BASE1            (MCF_IPSBAR + 0x140)
169 #define MCFDMA_BASE2            (MCF_IPSBAR + 0x180)
170 #define MCFDMA_BASE3            (MCF_IPSBAR + 0x1C0)
171
172 /****************************************************************************/
173 #endif  /* m523xsim_h */