m68knommu: fix clock rate value reported for ColdFire 54xx parts
[linux-2.6.git] / arch / m68k / include / asm / m523xsim.h
1 /****************************************************************************/
2
3 /*
4  *      m523xsim.h -- ColdFire 523x System Integration Module support.
5  *
6  *      (C) Copyright 2003-2005, Greg Ungerer <gerg@snapgear.com>
7  */
8
9 /****************************************************************************/
10 #ifndef m523xsim_h
11 #define m523xsim_h
12 /****************************************************************************/
13
14 #define CPU_NAME                "COLDFIRE(m523x)"
15 #define CPU_INSTR_PER_JIFFY     3
16
17 /*
18  *      Define the 523x SIM register set addresses.
19  */
20 #define MCFICM_INTC0            0x0c00          /* Base for Interrupt Ctrl 0 */
21 #define MCFICM_INTC1            0x0d00          /* Base for Interrupt Ctrl 0 */
22 #define MCFINTC_IPRH            0x00            /* Interrupt pending 32-63 */
23 #define MCFINTC_IPRL            0x04            /* Interrupt pending 1-31 */
24 #define MCFINTC_IMRH            0x08            /* Interrupt mask 32-63 */
25 #define MCFINTC_IMRL            0x0c            /* Interrupt mask 1-31 */
26 #define MCFINTC_INTFRCH         0x10            /* Interrupt force 32-63 */
27 #define MCFINTC_INTFRCL         0x14            /* Interrupt force 1-31 */
28 #define MCFINTC_IRLR            0x18            /* */
29 #define MCFINTC_IACKL           0x19            /* */
30 #define MCFINTC_ICR0            0x40            /* Base ICR register */
31
32 #define MCFINT_VECBASE          64              /* Vector base number */
33 #define MCFINT_UART0            13              /* Interrupt number for UART0 */
34 #define MCFINT_PIT1             36              /* Interrupt number for PIT1 */
35 #define MCFINT_QSPI             18              /* Interrupt number for QSPI */
36
37 /*
38  *      SDRAM configuration registers.
39  */
40 #define MCFSIM_DCR              0x44            /* SDRAM control */
41 #define MCFSIM_DACR0            0x48            /* SDRAM base address 0 */
42 #define MCFSIM_DMR0             0x4c            /* SDRAM address mask 0 */
43 #define MCFSIM_DACR1            0x50            /* SDRAM base address 1 */
44 #define MCFSIM_DMR1             0x54            /* SDRAM address mask 1 */
45
46 /*
47  *  Reset Controll Unit (relative to IPSBAR).
48  */
49 #define MCF_RCR                 0x110000
50 #define MCF_RSR                 0x110001
51
52 #define MCF_RCR_SWRESET         0x80            /* Software reset bit */
53 #define MCF_RCR_FRCSTOUT        0x40            /* Force external reset */
54
55 #define MCFGPIO_PODR_ADDR       (MCF_IPSBAR + 0x100000)
56 #define MCFGPIO_PODR_DATAH      (MCF_IPSBAR + 0x100001)
57 #define MCFGPIO_PODR_DATAL      (MCF_IPSBAR + 0x100002)
58 #define MCFGPIO_PODR_BUSCTL     (MCF_IPSBAR + 0x100003)
59 #define MCFGPIO_PODR_BS         (MCF_IPSBAR + 0x100004)
60 #define MCFGPIO_PODR_CS         (MCF_IPSBAR + 0x100005)
61 #define MCFGPIO_PODR_SDRAM      (MCF_IPSBAR + 0x100006)
62 #define MCFGPIO_PODR_FECI2C     (MCF_IPSBAR + 0x100007)
63 #define MCFGPIO_PODR_UARTH      (MCF_IPSBAR + 0x100008)
64 #define MCFGPIO_PODR_UARTL      (MCF_IPSBAR + 0x100009)
65 #define MCFGPIO_PODR_QSPI       (MCF_IPSBAR + 0x10000A)
66 #define MCFGPIO_PODR_TIMER      (MCF_IPSBAR + 0x10000B)
67 #define MCFGPIO_PODR_ETPU       (MCF_IPSBAR + 0x10000C)
68
69 #define MCFGPIO_PDDR_ADDR       (MCF_IPSBAR + 0x100010)
70 #define MCFGPIO_PDDR_DATAH      (MCF_IPSBAR + 0x100011)
71 #define MCFGPIO_PDDR_DATAL      (MCF_IPSBAR + 0x100012)
72 #define MCFGPIO_PDDR_BUSCTL     (MCF_IPSBAR + 0x100013)
73 #define MCFGPIO_PDDR_BS         (MCF_IPSBAR + 0x100014)
74 #define MCFGPIO_PDDR_CS         (MCF_IPSBAR + 0x100015)
75 #define MCFGPIO_PDDR_SDRAM      (MCF_IPSBAR + 0x100016)
76 #define MCFGPIO_PDDR_FECI2C     (MCF_IPSBAR + 0x100017)
77 #define MCFGPIO_PDDR_UARTH      (MCF_IPSBAR + 0x100018)
78 #define MCFGPIO_PDDR_UARTL      (MCF_IPSBAR + 0x100019)
79 #define MCFGPIO_PDDR_QSPI       (MCF_IPSBAR + 0x10001A)
80 #define MCFGPIO_PDDR_TIMER      (MCF_IPSBAR + 0x10001B)
81 #define MCFGPIO_PDDR_ETPU       (MCF_IPSBAR + 0x10001C)
82
83 #define MCFGPIO_PPDSDR_ADDR     (MCF_IPSBAR + 0x100020)
84 #define MCFGPIO_PPDSDR_DATAH    (MCF_IPSBAR + 0x100021)
85 #define MCFGPIO_PPDSDR_DATAL    (MCF_IPSBAR + 0x100022)
86 #define MCFGPIO_PPDSDR_BUSCTL   (MCF_IPSBAR + 0x100023)
87 #define MCFGPIO_PPDSDR_BS       (MCF_IPSBAR + 0x100024)
88 #define MCFGPIO_PPDSDR_CS       (MCF_IPSBAR + 0x100025)
89 #define MCFGPIO_PPDSDR_SDRAM    (MCF_IPSBAR + 0x100026)
90 #define MCFGPIO_PPDSDR_FECI2C   (MCF_IPSBAR + 0x100027)
91 #define MCFGPIO_PPDSDR_UARTH    (MCF_IPSBAR + 0x100028)
92 #define MCFGPIO_PPDSDR_UARTL    (MCF_IPSBAR + 0x100029)
93 #define MCFGPIO_PPDSDR_QSPI     (MCF_IPSBAR + 0x10002A)
94 #define MCFGPIO_PPDSDR_TIMER    (MCF_IPSBAR + 0x10002B)
95 #define MCFGPIO_PPDSDR_ETPU     (MCF_IPSBAR + 0x10002C)
96
97 #define MCFGPIO_PCLRR_ADDR      (MCF_IPSBAR + 0x100030)
98 #define MCFGPIO_PCLRR_DATAH     (MCF_IPSBAR + 0x100031)
99 #define MCFGPIO_PCLRR_DATAL     (MCF_IPSBAR + 0x100032)
100 #define MCFGPIO_PCLRR_BUSCTL    (MCF_IPSBAR + 0x100033)
101 #define MCFGPIO_PCLRR_BS        (MCF_IPSBAR + 0x100034)
102 #define MCFGPIO_PCLRR_CS        (MCF_IPSBAR + 0x100035)
103 #define MCFGPIO_PCLRR_SDRAM     (MCF_IPSBAR + 0x100036)
104 #define MCFGPIO_PCLRR_FECI2C    (MCF_IPSBAR + 0x100037)
105 #define MCFGPIO_PCLRR_UARTH     (MCF_IPSBAR + 0x100038)
106 #define MCFGPIO_PCLRR_UARTL     (MCF_IPSBAR + 0x100039)
107 #define MCFGPIO_PCLRR_QSPI      (MCF_IPSBAR + 0x10003A)
108 #define MCFGPIO_PCLRR_TIMER     (MCF_IPSBAR + 0x10003B)
109 #define MCFGPIO_PCLRR_ETPU      (MCF_IPSBAR + 0x10003C)
110
111 /*
112  * EPort
113  */
114
115 #define MCFEPORT_EPDDR          (MCF_IPSBAR + 0x130002)
116 #define MCFEPORT_EPDR           (MCF_IPSBAR + 0x130004)
117 #define MCFEPORT_EPPDR          (MCF_IPSBAR + 0x130005)
118
119 /*
120  * Generic GPIO support
121  */
122 #define MCFGPIO_PODR                    MCFGPIO_PODR_ADDR
123 #define MCFGPIO_PDDR                    MCFGPIO_PDDR_ADDR
124 #define MCFGPIO_PPDR                    MCFGPIO_PPDSDR_ADDR
125 #define MCFGPIO_SETR                    MCFGPIO_PPDSDR_ADDR
126 #define MCFGPIO_CLRR                    MCFGPIO_PCLRR_ADDR
127
128 #define MCFGPIO_PIN_MAX                 107
129 #define MCFGPIO_IRQ_MAX                 8
130 #define MCFGPIO_IRQ_VECBASE             MCFINT_VECBASE
131
132 /*
133  * Pin Assignment
134 */
135 #define MCFGPIO_PAR_QSPI        (MCF_IPSBAR + 0x10004A)
136 #define MCFGPIO_PAR_TIMER       (MCF_IPSBAR + 0x10004C)
137 /****************************************************************************/
138 #endif  /* m523xsim_h */