Blackfin arch: revise anomaly handling by basing things on the compiler not the kconf...
[linux-2.6.git] / arch / blackfin / mach-bf561 / head.S
1 /*
2  * File:         arch/blackfin/mach-bf561/head.S
3  * Based on:     arch/blackfin/mach-bf533/head.S
4  * Author:
5  *
6  * Created:
7  * Description:  BF561 startup file
8  *
9  * Modified:
10  *               Copyright 2004-2006 Analog Devices Inc.
11  *
12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
13  *
14  * This program is free software; you can redistribute it and/or modify
15  * it under the terms of the GNU General Public License as published by
16  * the Free Software Foundation; either version 2 of the License, or
17  * (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, see the file COPYING, or write
26  * to the Free Software Foundation, Inc.,
27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
28  */
29
30 #include <linux/linkage.h>
31 #include <linux/init.h>
32 #include <asm/blackfin.h>
33 #include <asm/trace.h>
34
35 #if CONFIG_BFIN_KERNEL_CLOCK
36 #include <asm/mach/mem_init.h>
37 #endif
38
39 .global __rambase
40 .global __ramstart
41 .global __ramend
42 .extern ___bss_stop
43 .extern ___bss_start
44 .extern _bf53x_relocate_l1_mem
45
46 #define INITIAL_STACK   0xFFB01000
47
48 __INIT
49
50 ENTRY(__start)
51         /* R0: argument of command line string, passed from uboot, save it */
52         R7 = R0;
53         /* Set the SYSCFG register:
54          * Enable Cycle Counter and Nesting Of Interrupts (3rd Bit)
55          */
56         R0 = 0x36;
57         SYSCFG = R0;
58         R0 = 0;
59
60         /* Clear Out All the data and pointer Registers */
61         R1 = R0;
62         R2 = R0;
63         R3 = R0;
64         R4 = R0;
65         R5 = R0;
66         R6 = R0;
67
68         P0 = R0;
69         P1 = R0;
70         P2 = R0;
71         P3 = R0;
72         P4 = R0;
73         P5 = R0;
74
75         LC0 = r0;
76         LC1 = r0;
77         L0 = r0;
78         L1 = r0;
79         L2 = r0;
80         L3 = r0;
81
82         /* Clear Out All the DAG Registers */
83         B0 = r0;
84         B1 = r0;
85         B2 = r0;
86         B3 = r0;
87
88         I0 = r0;
89         I1 = r0;
90         I2 = r0;
91         I3 = r0;
92
93         M0 = r0;
94         M1 = r0;
95         M2 = r0;
96         M3 = r0;
97
98         trace_buffer_start(p0,r0);
99         P0 = R1;
100         R0 = R1;
101
102         /* Turn off the icache */
103         p0.l = (IMEM_CONTROL & 0xFFFF);
104         p0.h = (IMEM_CONTROL >> 16);
105         R1 = [p0];
106         R0 = ~ENICPLB;
107         R0 = R0 & R1;
108
109 #if ANOMALY_05000125
110         CLI R2;
111         SSYNC;
112 #endif
113         [p0] = R0;
114         SSYNC;
115 #if ANOMALY_05000125
116         STI R2;
117 #endif
118
119         /* Turn off the dcache */
120         p0.l = (DMEM_CONTROL & 0xFFFF);
121         p0.h = (DMEM_CONTROL >> 16);
122         R1 = [p0];
123         R0 = ~ENDCPLB;
124         R0 = R0 & R1;
125
126         /* Anomaly 05000125 */
127 #if ANOMALY_05000125
128         CLI R2;
129         SSYNC;
130 #endif
131         [p0] = R0;
132         SSYNC;
133 #if ANOMALY_05000125
134         STI R2;
135 #endif
136
137         /* Initialise UART - when booting from u-boot, the UART is not disabled
138          * so if we dont initalize here, our serial console gets hosed */
139         p0.h = hi(UART_LCR);
140         p0.l = lo(UART_LCR);
141         r0 = 0x0(Z);
142         w[p0] = r0.L;   /* To enable DLL writes */
143         ssync;
144
145         p0.h = hi(UART_DLL);
146         p0.l = lo(UART_DLL);
147         r0 = 0x0(Z);
148         w[p0] = r0.L;
149         ssync;
150
151         p0.h = hi(UART_DLH);
152         p0.l = lo(UART_DLH);
153         r0 = 0x00(Z);
154         w[p0] = r0.L;
155         ssync;
156
157         p0.h = hi(UART_GCTL);
158         p0.l = lo(UART_GCTL);
159         r0 = 0x0(Z);
160         w[p0] = r0.L;   /* To enable UART clock */
161         ssync;
162
163         /* Initialize stack pointer */
164         sp.l = lo(INITIAL_STACK);
165         sp.h = hi(INITIAL_STACK);
166         fp = sp;
167         usp = sp;
168
169         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
170         call _bf53x_relocate_l1_mem;
171 #if CONFIG_BFIN_KERNEL_CLOCK
172         call _start_dma_code;
173 #endif
174
175         /* Code for initializing Async memory banks */
176
177         p2.h = hi(EBIU_AMBCTL1);
178         p2.l = lo(EBIU_AMBCTL1);
179         r0.h = hi(AMBCTL1VAL);
180         r0.l = lo(AMBCTL1VAL);
181         [p2] = r0;
182         ssync;
183
184         p2.h = hi(EBIU_AMBCTL0);
185         p2.l = lo(EBIU_AMBCTL0);
186         r0.h = hi(AMBCTL0VAL);
187         r0.l = lo(AMBCTL0VAL);
188         [p2] = r0;
189         ssync;
190
191         p2.h = hi(EBIU_AMGCTL);
192         p2.l = lo(EBIU_AMGCTL);
193         r0 = AMGCTLVAL;
194         w[p2] = r0;
195         ssync;
196
197         /* This section keeps the processor in supervisor mode
198          * during kernel boot.  Switches to user mode at end of boot.
199          * See page 3-9 of Hardware Reference manual for documentation.
200          */
201
202         /* EVT15 = _real_start */
203
204         p0.l = lo(EVT15);
205         p0.h = hi(EVT15);
206         p1.l = _real_start;
207         p1.h = _real_start;
208         [p0] = p1;
209         csync;
210
211         p0.l = lo(IMASK);
212         p0.h = hi(IMASK);
213         p1.l = IMASK_IVG15;
214         p1.h = 0x0;
215         [p0] = p1;
216         csync;
217
218         raise 15;
219         p0.l = .LWAIT_HERE;
220         p0.h = .LWAIT_HERE;
221         reti = p0;
222 #if ANOMALY_05000281
223         nop; nop; nop;
224 #endif
225         rti;
226
227 .LWAIT_HERE:
228         jump .LWAIT_HERE;
229 ENDPROC(__start)
230
231 ENTRY(_real_start)
232         [ -- sp ] = reti;
233         p0.l = lo(WDOGA_CTL);
234         p0.h = hi(WDOGA_CTL);
235         r0 = 0xAD6(z);
236         w[p0] = r0;     /* watchdog off for now */
237         ssync;
238
239         /* Code update for BSS size == 0
240          * Zero out the bss region.
241          */
242
243         p1.l = ___bss_start;
244         p1.h = ___bss_start;
245         p2.l = ___bss_stop;
246         p2.h = ___bss_stop;
247         r0 = 0;
248         p2 -= p1;
249         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
250 .L_clear_bss:
251         B[p1++] = r0;
252
253         /* In case there is a NULL pointer reference
254          * Zero out region before stext
255          */
256
257         p1.l = 0x0;
258         p1.h = 0x0;
259         r0.l = __stext;
260         r0.h = __stext;
261         r0 = r0 >> 1;
262         p2 = r0;
263         r0 = 0;
264         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
265 .L_clear_zero:
266         W[p1++] = r0;
267
268         /* pass the uboot arguments to the global value command line */
269         R0 = R7;
270         call _cmdline_init;
271
272         p1.l = __rambase;
273         p1.h = __rambase;
274         r0.l = __sdata;
275         r0.h = __sdata;
276         [p1] = r0;
277
278         p1.l = __ramstart;
279         p1.h = __ramstart;
280         p3.l = ___bss_stop;
281         p3.h = ___bss_stop;
282
283         r1 = p3;
284         [p1] = r1;
285
286         /*
287          * load the current thread pointer and stack
288          */
289         r1.l = _init_thread_union;
290         r1.h = _init_thread_union;
291
292         r2.l = 0x2000;
293         r2.h = 0x0000;
294         r1 = r1 + r2;
295         sp = r1;
296         usp = sp;
297         fp = sp;
298         jump.l _start_kernel;
299 ENDPROC(_real_start)
300
301 __FINIT
302
303 .section .l1.text
304 #if CONFIG_BFIN_KERNEL_CLOCK
305 ENTRY(_start_dma_code)
306         p0.h = hi(SICA_IWR0);
307         p0.l = lo(SICA_IWR0);
308         r0.l = 0x1;
309         [p0] = r0;
310         SSYNC;
311
312         /*
313          *  Set PLL_CTL
314          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
315          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
316          *   - [7]     = output delay (add 200ps of delay to mem signals)
317          *   - [6]     = input delay (add 200ps of input delay to mem signals)
318          *   - [5]     = PDWN      : 1=All Clocks off
319          *   - [3]     = STOPCK    : 1=Core Clock off
320          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
321          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
322          *   all other bits set to zero
323          */
324
325         p0.h = hi(PLL_LOCKCNT);
326         p0.l = lo(PLL_LOCKCNT);
327         r0 = 0x300(Z);
328         w[p0] = r0.l;
329         ssync;
330
331         P2.H = hi(EBIU_SDGCTL);
332         P2.L = lo(EBIU_SDGCTL);
333         R0 = [P2];
334         BITSET (R0, 24);
335         [P2] = R0;
336         SSYNC;
337
338         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
339         r0 = r0 << 9;                    /* Shift it over,                  */
340         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
341         r0 = r1 | r0;
342         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
343         r1 = r1 << 8;                    /* Shift it over                   */
344         r0 = r1 | r0;                    /* add them all together           */
345
346         p0.h = hi(PLL_CTL);
347         p0.l = lo(PLL_CTL);              /* Load the address                */
348         cli r2;                          /* Disable interrupts              */
349         ssync;
350         w[p0] = r0.l;                    /* Set the value                   */
351         idle;                            /* Wait for the PLL to stablize    */
352         sti r2;                          /* Enable interrupts               */
353
354 .Lcheck_again:
355         p0.h = hi(PLL_STAT);
356         p0.l = lo(PLL_STAT);
357         R0 = W[P0](Z);
358         CC = BITTST(R0,5);
359         if ! CC jump .Lcheck_again;
360
361         /* Configure SCLK & CCLK Dividers */
362         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
363         p0.h = hi(PLL_DIV);
364         p0.l = lo(PLL_DIV);
365         w[p0] = r0.l;
366         ssync;
367
368         p0.l = lo(EBIU_SDRRC);
369         p0.h = hi(EBIU_SDRRC);
370         r0 = mem_SDRRC;
371         w[p0] = r0.l;
372         ssync;
373
374         p0.l = (EBIU_SDBCTL & 0xFFFF);
375         p0.h = (EBIU_SDBCTL >> 16);     /* SDRAM Memory Bank Control Register */
376         r0 = mem_SDBCTL;
377         w[p0] = r0.l;
378         ssync;
379
380         P2.H = hi(EBIU_SDGCTL);
381         P2.L = lo(EBIU_SDGCTL);
382         R0 = [P2];
383         BITCLR (R0, 24);
384         p0.h = hi(EBIU_SDSTAT);
385         p0.l = lo(EBIU_SDSTAT);
386         r2.l = w[p0];
387         cc = bittst(r2,3);
388         if !cc jump .Lskip;
389         NOP;
390         BITSET (R0, 23);
391 .Lskip:
392         [P2] = R0;
393         SSYNC;
394
395         R0.L = lo(mem_SDGCTL);
396         R0.H = hi(mem_SDGCTL);
397         R1 = [p2];
398         R1 = R1 | R0;
399         [P2] = R1;
400         SSYNC;
401
402         RTS;
403 ENDPROC(_start_dma_code)
404 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
405
406 ENTRY(_bfin_reset)
407         /* No more interrupts to be handled*/
408         CLI R6;
409         SSYNC;
410
411 #if defined(CONFIG_BFIN_SHARED_FLASH_ENET)
412         p0.h = hi(FIO_INEN);
413         p0.l = lo(FIO_INEN);
414         r0.l = ~(PF1 | PF0);
415         w[p0] = r0.l;
416
417         p0.h = hi(FIO_DIR);
418         p0.l = lo(FIO_DIR);
419         r0.l = (PF1 | PF0);
420         w[p0] = r0.l;
421
422         p0.h = hi(FIO_FLAG_C);
423         p0.l = lo(FIO_FLAG_C);
424         r0.l = (PF1 | PF0);
425         w[p0] = r0.l;
426 #endif
427
428         /* Clear the IMASK register */
429         p0.h = hi(IMASK);
430         p0.l = lo(IMASK);
431         r0 = 0x0;
432         [p0] = r0;
433
434         /* Clear the ILAT register */
435         p0.h = hi(ILAT);
436         p0.l = lo(ILAT);
437         r0 = [p0];
438         [p0] = r0;
439         SSYNC;
440
441         /* make sure SYSCR is set to use BMODE */
442         P0.h = hi(SYSCR);
443         P0.l = lo(SYSCR);
444         R0.l = 0x20;            /* on BF561, disable core b */
445         W[P0] = R0.l;
446         SSYNC;
447
448         /* issue a system soft reset */
449         P1.h = hi(SWRST);
450         P1.l = lo(SWRST);
451         R1.l = 0x0007;
452         W[P1] = R1;
453         SSYNC;
454
455         /* clear system soft reset */
456         R0.l = 0x0000;
457         W[P0] = R0;
458         SSYNC;
459
460         /* issue core reset */
461         raise 1;
462
463         RTS;
464 ENDPROC(_bfin_reset)
465
466 .data
467
468 /*
469  * Set up the usable of RAM stuff. Size of RAM is determined then
470  * an initial stack set up at the end.
471  */
472
473 .align 4
474 __rambase:
475 .long   0
476 __ramstart:
477 .long   0
478 __ramend:
479 .long   0