279e2e812a2785424dfb34c2899ab43411972d95
[linux-2.6.git] / arch / blackfin / mach-bf561 / head.S
1 /*
2  * File:         arch/blackfin/mach-bf561/head.S
3  * Based on:     arch/blackfin/mach-bf533/head.S
4  * Author:
5  *
6  * Created:
7  * Description:  BF561 startup file
8  *
9  * Modified:
10  *               Copyright 2004-2006 Analog Devices Inc.
11  *
12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
13  *
14  * This program is free software; you can redistribute it and/or modify
15  * it under the terms of the GNU General Public License as published by
16  * the Free Software Foundation; either version 2 of the License, or
17  * (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, see the file COPYING, or write
26  * to the Free Software Foundation, Inc.,
27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
28  */
29
30 #include <linux/linkage.h>
31 #include <linux/init.h>
32 #include <asm/blackfin.h>
33 #include <asm/trace.h>
34
35 #if CONFIG_BFIN_KERNEL_CLOCK
36 #include <asm/mach-common/clocks.h>
37 #include <asm/mach/mem_init.h>
38 #endif
39
40 .global __rambase
41 .global __ramstart
42 .global __ramend
43 .extern ___bss_stop
44 .extern ___bss_start
45 .extern _bf53x_relocate_l1_mem
46
47 #define INITIAL_STACK   0xFFB01000
48
49 __INIT
50
51 ENTRY(__start)
52         /* R0: argument of command line string, passed from uboot, save it */
53         R7 = R0;
54         /* Enable Cycle Counter and Nesting Of Interrupts */
55 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
56         R0 = SYSCFG_SNEN;
57 #else
58         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
59 #endif
60         SYSCFG = R0;
61         R0 = 0;
62
63         /* Clear Out All the data and pointer Registers */
64         R1 = R0;
65         R2 = R0;
66         R3 = R0;
67         R4 = R0;
68         R5 = R0;
69         R6 = R0;
70
71         P0 = R0;
72         P1 = R0;
73         P2 = R0;
74         P3 = R0;
75         P4 = R0;
76         P5 = R0;
77
78         LC0 = r0;
79         LC1 = r0;
80         L0 = r0;
81         L1 = r0;
82         L2 = r0;
83         L3 = r0;
84
85         /* Clear Out All the DAG Registers */
86         B0 = r0;
87         B1 = r0;
88         B2 = r0;
89         B3 = r0;
90
91         I0 = r0;
92         I1 = r0;
93         I2 = r0;
94         I3 = r0;
95
96         M0 = r0;
97         M1 = r0;
98         M2 = r0;
99         M3 = r0;
100
101         trace_buffer_init(p0,r0);
102         P0 = R1;
103         R0 = R1;
104
105         /* Turn off the icache */
106         p0.l = LO(IMEM_CONTROL);
107         p0.h = HI(IMEM_CONTROL);
108         R1 = [p0];
109         R0 = ~ENICPLB;
110         R0 = R0 & R1;
111
112 #if ANOMALY_05000125
113         CLI R2;
114         SSYNC;
115 #endif
116         [p0] = R0;
117         SSYNC;
118 #if ANOMALY_05000125
119         STI R2;
120 #endif
121
122         /* Turn off the dcache */
123         p0.l = LO(DMEM_CONTROL);
124         p0.h = HI(DMEM_CONTROL);
125         R1 = [p0];
126         R0 = ~ENDCPLB;
127         R0 = R0 & R1;
128
129         /* Anomaly 05000125 */
130 #if ANOMALY_05000125
131         CLI R2;
132         SSYNC;
133 #endif
134         [p0] = R0;
135         SSYNC;
136 #if ANOMALY_05000125
137         STI R2;
138 #endif
139
140         /* Initialise UART - when booting from u-boot, the UART is not disabled
141          * so if we dont initalize here, our serial console gets hosed */
142         p0.h = hi(BFIN_UART_LCR);
143         p0.l = lo(BFIN_UART_LCR);
144         r0 = 0x0(Z);
145         w[p0] = r0.L;   /* To enable DLL writes */
146         ssync;
147
148         p0.h = hi(BFIN_UART_DLL);
149         p0.l = lo(BFIN_UART_DLL);
150         r0 = 0x0(Z);
151         w[p0] = r0.L;
152         ssync;
153
154         p0.h = hi(BFIN_UART_DLH);
155         p0.l = lo(BFIN_UART_DLH);
156         r0 = 0x00(Z);
157         w[p0] = r0.L;
158         ssync;
159
160         p0.h = hi(BFIN_UART_GCTL);
161         p0.l = lo(BFIN_UART_GCTL);
162         r0 = 0x0(Z);
163         w[p0] = r0.L;   /* To enable UART clock */
164         ssync;
165
166         /* Initialize stack pointer */
167         sp.l = lo(INITIAL_STACK);
168         sp.h = hi(INITIAL_STACK);
169         fp = sp;
170         usp = sp;
171
172 #ifdef CONFIG_EARLY_PRINTK
173         SP += -12;
174         call _init_early_exception_vectors;
175         SP += 12;
176 #endif
177
178         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
179         call _bf53x_relocate_l1_mem;
180 #if CONFIG_BFIN_KERNEL_CLOCK
181         call _start_dma_code;
182 #endif
183
184         /* Code for initializing Async memory banks */
185
186         p2.h = hi(EBIU_AMBCTL1);
187         p2.l = lo(EBIU_AMBCTL1);
188         r0.h = hi(AMBCTL1VAL);
189         r0.l = lo(AMBCTL1VAL);
190         [p2] = r0;
191         ssync;
192
193         p2.h = hi(EBIU_AMBCTL0);
194         p2.l = lo(EBIU_AMBCTL0);
195         r0.h = hi(AMBCTL0VAL);
196         r0.l = lo(AMBCTL0VAL);
197         [p2] = r0;
198         ssync;
199
200         p2.h = hi(EBIU_AMGCTL);
201         p2.l = lo(EBIU_AMGCTL);
202         r0 = AMGCTLVAL;
203         w[p2] = r0;
204         ssync;
205
206         /* This section keeps the processor in supervisor mode
207          * during kernel boot.  Switches to user mode at end of boot.
208          * See page 3-9 of Hardware Reference manual for documentation.
209          */
210
211         /* EVT15 = _real_start */
212
213         p0.l = lo(EVT15);
214         p0.h = hi(EVT15);
215         p1.l = _real_start;
216         p1.h = _real_start;
217         [p0] = p1;
218         csync;
219
220         p0.l = lo(IMASK);
221         p0.h = hi(IMASK);
222         p1.l = IMASK_IVG15;
223         p1.h = 0x0;
224         [p0] = p1;
225         csync;
226
227         raise 15;
228         p0.l = .LWAIT_HERE;
229         p0.h = .LWAIT_HERE;
230         reti = p0;
231 #if ANOMALY_05000281
232         nop; nop; nop;
233 #endif
234         rti;
235
236 .LWAIT_HERE:
237         jump .LWAIT_HERE;
238 ENDPROC(__start)
239
240 ENTRY(_real_start)
241         [ -- sp ] = reti;
242         p0.l = lo(WDOGA_CTL);
243         p0.h = hi(WDOGA_CTL);
244         r0 = 0xAD6(z);
245         w[p0] = r0;     /* watchdog off for now */
246         ssync;
247
248         /* Code update for BSS size == 0
249          * Zero out the bss region.
250          */
251
252         p1.l = ___bss_start;
253         p1.h = ___bss_start;
254         p2.l = ___bss_stop;
255         p2.h = ___bss_stop;
256         r0 = 0;
257         p2 -= p1;
258         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
259 .L_clear_bss:
260         B[p1++] = r0;
261
262         /* In case there is a NULL pointer reference
263          * Zero out region before stext
264          */
265
266         p1.l = 0x0;
267         p1.h = 0x0;
268         r0.l = __stext;
269         r0.h = __stext;
270         r0 = r0 >> 1;
271         p2 = r0;
272         r0 = 0;
273         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
274 .L_clear_zero:
275         W[p1++] = r0;
276
277         /* pass the uboot arguments to the global value command line */
278         R0 = R7;
279         call _cmdline_init;
280
281         p1.l = __rambase;
282         p1.h = __rambase;
283         r0.l = __sdata;
284         r0.h = __sdata;
285         [p1] = r0;
286
287         p1.l = __ramstart;
288         p1.h = __ramstart;
289         p3.l = ___bss_stop;
290         p3.h = ___bss_stop;
291
292         r1 = p3;
293         [p1] = r1;
294
295         /*
296          * load the current thread pointer and stack
297          */
298         r1.l = _init_thread_union;
299         r1.h = _init_thread_union;
300
301         r2.l = 0x2000;
302         r2.h = 0x0000;
303         r1 = r1 + r2;
304         sp = r1;
305         usp = sp;
306         fp = sp;
307         jump.l _start_kernel;
308 ENDPROC(_real_start)
309
310 __FINIT
311
312 .section .l1.text
313 #if CONFIG_BFIN_KERNEL_CLOCK
314 ENTRY(_start_dma_code)
315         p0.h = hi(SICA_IWR0);
316         p0.l = lo(SICA_IWR0);
317         r0.l = 0x1;
318         [p0] = r0;
319         SSYNC;
320
321         /*
322          *  Set PLL_CTL
323          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
324          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
325          *   - [7]     = output delay (add 200ps of delay to mem signals)
326          *   - [6]     = input delay (add 200ps of input delay to mem signals)
327          *   - [5]     = PDWN      : 1=All Clocks off
328          *   - [3]     = STOPCK    : 1=Core Clock off
329          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
330          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
331          *   all other bits set to zero
332          */
333
334         p0.h = hi(PLL_LOCKCNT);
335         p0.l = lo(PLL_LOCKCNT);
336         r0 = 0x300(Z);
337         w[p0] = r0.l;
338         ssync;
339
340         P2.H = hi(EBIU_SDGCTL);
341         P2.L = lo(EBIU_SDGCTL);
342         R0 = [P2];
343         BITSET (R0, 24);
344         [P2] = R0;
345         SSYNC;
346
347         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
348         r0 = r0 << 9;                    /* Shift it over,                  */
349         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
350         r0 = r1 | r0;
351         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
352         r1 = r1 << 8;                    /* Shift it over                   */
353         r0 = r1 | r0;                    /* add them all together           */
354
355         p0.h = hi(PLL_CTL);
356         p0.l = lo(PLL_CTL);              /* Load the address                */
357         cli r2;                          /* Disable interrupts              */
358         ssync;
359         w[p0] = r0.l;                    /* Set the value                   */
360         idle;                            /* Wait for the PLL to stablize    */
361         sti r2;                          /* Enable interrupts               */
362
363 .Lcheck_again:
364         p0.h = hi(PLL_STAT);
365         p0.l = lo(PLL_STAT);
366         R0 = W[P0](Z);
367         CC = BITTST(R0,5);
368         if ! CC jump .Lcheck_again;
369
370         /* Configure SCLK & CCLK Dividers */
371         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
372         p0.h = hi(PLL_DIV);
373         p0.l = lo(PLL_DIV);
374         w[p0] = r0.l;
375         ssync;
376
377         p0.l = lo(EBIU_SDRRC);
378         p0.h = hi(EBIU_SDRRC);
379         r0 = mem_SDRRC;
380         w[p0] = r0.l;
381         ssync;
382
383         p0.l = LO(EBIU_SDBCTL);
384         p0.h = HI(EBIU_SDBCTL);     /* SDRAM Memory Bank Control Register */
385         r0 = mem_SDBCTL;
386         w[p0] = r0.l;
387         ssync;
388
389         P2.H = hi(EBIU_SDGCTL);
390         P2.L = lo(EBIU_SDGCTL);
391         R0 = [P2];
392         BITCLR (R0, 24);
393         p0.h = hi(EBIU_SDSTAT);
394         p0.l = lo(EBIU_SDSTAT);
395         r2.l = w[p0];
396         cc = bittst(r2,3);
397         if !cc jump .Lskip;
398         NOP;
399         BITSET (R0, 23);
400 .Lskip:
401         [P2] = R0;
402         SSYNC;
403
404         R0.L = lo(mem_SDGCTL);
405         R0.H = hi(mem_SDGCTL);
406         R1 = [p2];
407         R1 = R1 | R0;
408         [P2] = R1;
409         SSYNC;
410
411         RTS;
412 ENDPROC(_start_dma_code)
413 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
414
415 .data
416
417 /*
418  * Set up the usable of RAM stuff. Size of RAM is determined then
419  * an initial stack set up at the end.
420  */
421
422 .align 4
423 __rambase:
424 .long   0
425 __ramstart:
426 .long   0
427 __ramend:
428 .long   0