93b361dff27ba23bab6f471e154f2c69d1028eb3
[linux-2.6.git] / arch / blackfin / mach-bf548 / head.S
1 /*
2  * File:         arch/blackfin/mach-bf548/head.S
3  * Based on:     arch/blackfin/mach-bf537/head.S
4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
5  *
6  * Created:      1998
7  * Description:  Startup code for Blackfin BF548
8  *
9  * Modified:
10  *               Copyright 2004-2007 Analog Devices Inc.
11  *
12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
13  *
14  * This program is free software; you can redistribute it and/or modify
15  * it under the terms of the GNU General Public License as published by
16  * the Free Software Foundation; either version 2 of the License, or
17  * (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, see the file COPYING, or write
26  * to the Free Software Foundation, Inc.,
27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
28  */
29
30 #include <linux/linkage.h>
31 #include <linux/init.h>
32 #include <asm/blackfin.h>
33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
34 #include <asm/clocks.h>
35 #include <mach/mem_init.h>
36 #endif
37
38 .section .l1.text
39 #ifdef CONFIG_BFIN_KERNEL_CLOCK
40 ENTRY(_start_dma_code)
41
42         /* Enable PHY CLK buffer output */
43         p0.h = hi(VR_CTL);
44         p0.l = lo(VR_CTL);
45         r0.l = w[p0];
46         bitset(r0, 14);
47         w[p0] = r0.l;
48         ssync;
49
50         p0.h = hi(SIC_IWR0);
51         p0.l = lo(SIC_IWR0);
52         r0.l = 0x1;
53         r0.h = 0x0;
54         [p0] = r0;
55         SSYNC;
56
57         /*
58          *  Set PLL_CTL
59          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
60          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
61          *   - [7]     = output delay (add 200ps of delay to mem signals)
62          *   - [6]     = input delay (add 200ps of input delay to mem signals)
63          *   - [5]     = PDWN      : 1=All Clocks off
64          *   - [3]     = STOPCK    : 1=Core Clock off
65          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
66          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
67          *   all other bits set to zero
68          */
69
70         p0.h = hi(PLL_LOCKCNT);
71         p0.l = lo(PLL_LOCKCNT);
72         r0 = 0x300(Z);
73         w[p0] = r0.l;
74         ssync;
75
76         /* enable self refresh via SRREQ */
77         P2.H = hi(EBIU_RSTCTL);
78         P2.L = lo(EBIU_RSTCTL);
79         R0 = [P2];
80         BITSET (R0, 3);
81         [P2] = R0;
82         SSYNC;
83
84         /* wait for SRACK bit to be set */
85 .LSRR_MODE:
86         R0 = [P2];
87         CC = BITTST(R0, 4);
88         if !CC JUMP .LSRR_MODE;
89
90         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
91         r0 = r0 << 9;                    /* Shift it over,                  */
92         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
93         r0 = r1 | r0;
94         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
95         r1 = r1 << 8;                    /* Shift it over                   */
96         r0 = r1 | r0;                    /* add them all together           */
97 #ifdef ANOMALY_05000265
98         BITSET(r0, 15);                  /* Add 250 mV of hysteresis to SPORT input pins */
99 #endif
100
101         p0.h = hi(PLL_CTL);
102         p0.l = lo(PLL_CTL);              /* Load the address                */
103         cli r2;                          /* Disable interrupts              */
104         ssync;
105         w[p0] = r0.l;                    /* Set the value                   */
106         idle;                            /* Wait for the PLL to stablize    */
107         sti r2;                          /* Enable interrupts               */
108
109 .Lcheck_again:
110         p0.h = hi(PLL_STAT);
111         p0.l = lo(PLL_STAT);
112         R0 = W[P0](Z);
113         CC = BITTST(R0,5);
114         if ! CC jump .Lcheck_again;
115
116         /* Configure SCLK & CCLK Dividers */
117         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
118         p0.h = hi(PLL_DIV);
119         p0.l = lo(PLL_DIV);
120         w[p0] = r0.l;
121         ssync;
122
123         /* disable self refresh by clearing SRREQ */
124         P2.H = hi(EBIU_RSTCTL);
125         P2.L = lo(EBIU_RSTCTL);
126         R0 = [P2];
127         CC = BITTST(R0, 0);
128         if CC jump .Lskipddrrst;
129         BITSET (R0, 0);
130 .Lskipddrrst:
131         BITCLR (R0, 3);
132         [P2] = R0;
133         SSYNC;
134
135         p0.l = lo(EBIU_DDRCTL0);
136         p0.h = hi(EBIU_DDRCTL0);
137         r0.l = lo(mem_DDRCTL0);
138         r0.h = hi(mem_DDRCTL0);
139         [p0] = r0;
140         ssync;
141
142         p0.l = lo(EBIU_DDRCTL1);
143         p0.h = hi(EBIU_DDRCTL1);
144         r0.l = lo(mem_DDRCTL1);
145         r0.h = hi(mem_DDRCTL1);
146         [p0] = r0;
147         ssync;
148
149         p0.l = lo(EBIU_DDRCTL2);
150         p0.h = hi(EBIU_DDRCTL2);
151         r0.l = lo(mem_DDRCTL2);
152         r0.h = hi(mem_DDRCTL2);
153         [p0] = r0;
154         ssync;
155
156         RTS;
157 ENDPROC(_start_dma_code)
158 #endif /* CONFIG_BFIN_KERNEL_CLOCK */