Blackfin arch: add simple-gpio resources to all adi/tinyboards
[linux-2.6.git] / arch / blackfin / mach-bf538 / include / mach / mem_init.h
1 /*
2  * File:         include/asm-blackfin/mach-bf538/mem_init.h
3  * Based on:
4  * Author:
5  *
6  * Created:
7  * Description:
8  *
9  * Rev:
10  *
11  * Modified:
12  *               Copyright 2004-2006 Analog Devices Inc.
13  *
14  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
15  *
16  * This program is free software; you can redistribute it and/or modify
17  * it under the terms of the GNU General Public License as published by
18  * the Free Software Foundation; either version 2, or (at your option)
19  * any later version.
20  *
21  * This program is distributed in the hope that it will be useful,
22  * but WITHOUT ANY WARRANTY; without even the implied warranty of
23  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
24  * GNU General Public License for more details.
25  *
26  * You should have received a copy of the GNU General Public License
27  * along with this program; see the file COPYING.
28  * If not, write to the Free Software Foundation,
29  * 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
30  */
31
32 #if (CONFIG_MEM_MT48LC16M16A2TG_75 || CONFIG_MEM_MT48LC64M4A2FB_7E || CONFIG_MEM_MT48LC16M8A2TG_75 || CONFIG_MEM_GENERIC_BOARD || CONFIG_MEM_MT48LC32M8A2_75)
33 #if (CONFIG_SCLK_HZ > 119402985)
34 #define SDRAM_tRP       TRP_2
35 #define SDRAM_tRP_num   2
36 #define SDRAM_tRAS      TRAS_7
37 #define SDRAM_tRAS_num  7
38 #define SDRAM_tRCD      TRCD_2
39 #define SDRAM_tWR       TWR_2
40 #endif
41 #if (CONFIG_SCLK_HZ > 104477612) && (CONFIG_SCLK_HZ <= 119402985)
42 #define SDRAM_tRP       TRP_2
43 #define SDRAM_tRP_num   2
44 #define SDRAM_tRAS      TRAS_6
45 #define SDRAM_tRAS_num  6
46 #define SDRAM_tRCD      TRCD_2
47 #define SDRAM_tWR       TWR_2
48 #endif
49 #if (CONFIG_SCLK_HZ > 89552239) && (CONFIG_SCLK_HZ <= 104477612)
50 #define SDRAM_tRP       TRP_2
51 #define SDRAM_tRP_num   2
52 #define SDRAM_tRAS      TRAS_5
53 #define SDRAM_tRAS_num  5
54 #define SDRAM_tRCD      TRCD_2
55 #define SDRAM_tWR       TWR_2
56 #endif
57 #if (CONFIG_SCLK_HZ > 74626866) && (CONFIG_SCLK_HZ <= 89552239)
58 #define SDRAM_tRP       TRP_2
59 #define SDRAM_tRP_num   2
60 #define SDRAM_tRAS      TRAS_4
61 #define SDRAM_tRAS_num  4
62 #define SDRAM_tRCD      TRCD_2
63 #define SDRAM_tWR       TWR_2
64 #endif
65 #if (CONFIG_SCLK_HZ > 66666667) && (CONFIG_SCLK_HZ <= 74626866)
66 #define SDRAM_tRP       TRP_2
67 #define SDRAM_tRP_num   2
68 #define SDRAM_tRAS      TRAS_3
69 #define SDRAM_tRAS_num  3
70 #define SDRAM_tRCD      TRCD_2
71 #define SDRAM_tWR       TWR_2
72 #endif
73 #if (CONFIG_SCLK_HZ > 59701493) && (CONFIG_SCLK_HZ <= 66666667)
74 #define SDRAM_tRP       TRP_1
75 #define SDRAM_tRP_num   1
76 #define SDRAM_tRAS      TRAS_4
77 #define SDRAM_tRAS_num  3
78 #define SDRAM_tRCD      TRCD_1
79 #define SDRAM_tWR       TWR_2
80 #endif
81 #if (CONFIG_SCLK_HZ > 44776119) && (CONFIG_SCLK_HZ <= 59701493)
82 #define SDRAM_tRP       TRP_1
83 #define SDRAM_tRP_num   1
84 #define SDRAM_tRAS      TRAS_3
85 #define SDRAM_tRAS_num  3
86 #define SDRAM_tRCD      TRCD_1
87 #define SDRAM_tWR       TWR_2
88 #endif
89 #if (CONFIG_SCLK_HZ > 29850746) && (CONFIG_SCLK_HZ <= 44776119)
90 #define SDRAM_tRP       TRP_1
91 #define SDRAM_tRP_num   1
92 #define SDRAM_tRAS      TRAS_2
93 #define SDRAM_tRAS_num  2
94 #define SDRAM_tRCD      TRCD_1
95 #define SDRAM_tWR       TWR_2
96 #endif
97 #if (CONFIG_SCLK_HZ <= 29850746)
98 #define SDRAM_tRP       TRP_1
99 #define SDRAM_tRP_num   1
100 #define SDRAM_tRAS      TRAS_1
101 #define SDRAM_tRAS_num  1
102 #define SDRAM_tRCD      TRCD_1
103 #define SDRAM_tWR       TWR_2
104 #endif
105 #endif
106
107 #if (CONFIG_MEM_MT48LC16M16A2TG_75)
108   /*SDRAM INFORMATION: */
109 #define SDRAM_Tref  64          /* Refresh period in milliseconds   */
110 #define SDRAM_NRA   8192        /* Number of row addresses in SDRAM */
111 #define SDRAM_CL    CL_3
112 #endif
113
114 #if (CONFIG_MEM_MT48LC16M8A2TG_75)
115   /*SDRAM INFORMATION: */
116 #define SDRAM_Tref  64          /* Refresh period in milliseconds   */
117 #define SDRAM_NRA   4096        /* Number of row addresses in SDRAM */
118 #define SDRAM_CL    CL_3
119 #endif
120
121 #if (CONFIG_MEM_MT48LC32M8A2_75)
122   /*SDRAM INFORMATION: */
123 #define SDRAM_Tref  64          /* Refresh period in milliseconds   */
124 #define SDRAM_NRA   8192        /* Number of row addresses in SDRAM */
125 #define SDRAM_CL    CL_3
126 #endif
127
128 #if (CONFIG_MEM_MT48LC64M4A2FB_7E)
129   /*SDRAM INFORMATION: */
130 #define SDRAM_Tref  64          /* Refresh period in milliseconds   */
131 #define SDRAM_NRA   8192        /* Number of row addresses in SDRAM */
132 #define SDRAM_CL    CL_3
133 #endif
134
135 #if (CONFIG_MEM_GENERIC_BOARD)
136   /*SDRAM INFORMATION: Modify this for your board */
137 #define SDRAM_Tref  64          /* Refresh period in milliseconds   */
138 #define SDRAM_NRA   8192        /* Number of row addresses in SDRAM */
139 #define SDRAM_CL    CL_3
140 #endif
141
142 /* Equation from section 17 (p17-46) of BF533 HRM */
143 #define mem_SDRRC       ((((CONFIG_SCLK_HZ / 1000) * SDRAM_Tref) / SDRAM_NRA) - (SDRAM_tRAS_num + SDRAM_tRP_num))
144
145 /* Enable SCLK Out */
146 #define mem_SDGCTL        (SCTLE | SDRAM_CL | SDRAM_tRAS | SDRAM_tRP | SDRAM_tRCD | SDRAM_tWR | PSS)
147
148 #if defined CONFIG_CLKIN_HALF
149 #define CLKIN_HALF       1
150 #else
151 #define CLKIN_HALF       0
152 #endif
153
154 #if defined CONFIG_PLL_BYPASS
155 #define PLL_BYPASS      1
156 #else
157 #define PLL_BYPASS       0
158 #endif
159
160 /***************************************Currently Not Being Used *********************************/
161 #define flash_EBIU_AMBCTL_WAT  (((CONFIG_FLASH_SPEED_BWAT * 4) / (4000000000 / CONFIG_SCLK_HZ)) + 1)
162 #define flash_EBIU_AMBCTL_RAT  (((CONFIG_FLASH_SPEED_BRAT * 4) / (4000000000 / CONFIG_SCLK_HZ)) + 1)
163 #define flash_EBIU_AMBCTL_HT   (((CONFIG_FLASH_SPEED_BHT  * 4) / (4000000000 / CONFIG_SCLK_HZ)))
164 #define flash_EBIU_AMBCTL_ST   (((CONFIG_FLASH_SPEED_BST  * 4) / (4000000000 / CONFIG_SCLK_HZ)) + 1)
165 #define flash_EBIU_AMBCTL_TT   (((CONFIG_FLASH_SPEED_BTT  * 4) / (4000000000 / CONFIG_SCLK_HZ)) + 1)
166
167 #if (flash_EBIU_AMBCTL_TT > 3)
168 #define flash_EBIU_AMBCTL0_TT   B0TT_4
169 #endif
170 #if (flash_EBIU_AMBCTL_TT == 3)
171 #define flash_EBIU_AMBCTL0_TT   B0TT_3
172 #endif
173 #if (flash_EBIU_AMBCTL_TT == 2)
174 #define flash_EBIU_AMBCTL0_TT   B0TT_2
175 #endif
176 #if (flash_EBIU_AMBCTL_TT < 2)
177 #define flash_EBIU_AMBCTL0_TT   B0TT_1
178 #endif
179
180 #if (flash_EBIU_AMBCTL_ST > 3)
181 #define flash_EBIU_AMBCTL0_ST   B0ST_4
182 #endif
183 #if (flash_EBIU_AMBCTL_ST == 3)
184 #define flash_EBIU_AMBCTL0_ST   B0ST_3
185 #endif
186 #if (flash_EBIU_AMBCTL_ST == 2)
187 #define flash_EBIU_AMBCTL0_ST   B0ST_2
188 #endif
189 #if (flash_EBIU_AMBCTL_ST < 2)
190 #define flash_EBIU_AMBCTL0_ST   B0ST_1
191 #endif
192
193 #if (flash_EBIU_AMBCTL_HT > 2)
194 #define flash_EBIU_AMBCTL0_HT   B0HT_3
195 #endif
196 #if (flash_EBIU_AMBCTL_HT == 2)
197 #define flash_EBIU_AMBCTL0_HT   B0HT_2
198 #endif
199 #if (flash_EBIU_AMBCTL_HT == 1)
200 #define flash_EBIU_AMBCTL0_HT   B0HT_1
201 #endif
202 #if (flash_EBIU_AMBCTL_HT == 0 && CONFIG_FLASH_SPEED_BHT == 0)
203 #define flash_EBIU_AMBCTL0_HT   B0HT_0
204 #endif
205 #if (flash_EBIU_AMBCTL_HT == 0 && CONFIG_FLASH_SPEED_BHT != 0)
206 #define flash_EBIU_AMBCTL0_HT   B0HT_1
207 #endif
208
209 #if (flash_EBIU_AMBCTL_WAT > 14)
210 #define flash_EBIU_AMBCTL0_WAT  B0WAT_15
211 #endif
212 #if (flash_EBIU_AMBCTL_WAT == 14)
213 #define flash_EBIU_AMBCTL0_WAT  B0WAT_14
214 #endif
215 #if (flash_EBIU_AMBCTL_WAT == 13)
216 #define flash_EBIU_AMBCTL0_WAT  B0WAT_13
217 #endif
218 #if (flash_EBIU_AMBCTL_WAT == 12)
219 #define flash_EBIU_AMBCTL0_WAT  B0WAT_12
220 #endif
221 #if (flash_EBIU_AMBCTL_WAT == 11)
222 #define flash_EBIU_AMBCTL0_WAT  B0WAT_11
223 #endif
224 #if (flash_EBIU_AMBCTL_WAT == 10)
225 #define flash_EBIU_AMBCTL0_WAT  B0WAT_10
226 #endif
227 #if (flash_EBIU_AMBCTL_WAT == 9)
228 #define flash_EBIU_AMBCTL0_WAT  B0WAT_9
229 #endif
230 #if (flash_EBIU_AMBCTL_WAT == 8)
231 #define flash_EBIU_AMBCTL0_WAT  B0WAT_8
232 #endif
233 #if (flash_EBIU_AMBCTL_WAT == 7)
234 #define flash_EBIU_AMBCTL0_WAT  B0WAT_7
235 #endif
236 #if (flash_EBIU_AMBCTL_WAT == 6)
237 #define flash_EBIU_AMBCTL0_WAT  B0WAT_6
238 #endif
239 #if (flash_EBIU_AMBCTL_WAT == 5)
240 #define flash_EBIU_AMBCTL0_WAT  B0WAT_5
241 #endif
242 #if (flash_EBIU_AMBCTL_WAT == 4)
243 #define flash_EBIU_AMBCTL0_WAT  B0WAT_4
244 #endif
245 #if (flash_EBIU_AMBCTL_WAT == 3)
246 #define flash_EBIU_AMBCTL0_WAT  B0WAT_3
247 #endif
248 #if (flash_EBIU_AMBCTL_WAT == 2)
249 #define flash_EBIU_AMBCTL0_WAT  B0WAT_2
250 #endif
251 #if (flash_EBIU_AMBCTL_WAT == 1)
252 #define flash_EBIU_AMBCTL0_WAT  B0WAT_1
253 #endif
254
255 #if (flash_EBIU_AMBCTL_RAT > 14)
256 #define flash_EBIU_AMBCTL0_RAT  B0RAT_15
257 #endif
258 #if (flash_EBIU_AMBCTL_RAT == 14)
259 #define flash_EBIU_AMBCTL0_RAT  B0RAT_14
260 #endif
261 #if (flash_EBIU_AMBCTL_RAT == 13)
262 #define flash_EBIU_AMBCTL0_RAT  B0RAT_13
263 #endif
264 #if (flash_EBIU_AMBCTL_RAT == 12)
265 #define flash_EBIU_AMBCTL0_RAT  B0RAT_12
266 #endif
267 #if (flash_EBIU_AMBCTL_RAT == 11)
268 #define flash_EBIU_AMBCTL0_RAT  B0RAT_11
269 #endif
270 #if (flash_EBIU_AMBCTL_RAT == 10)
271 #define flash_EBIU_AMBCTL0_RAT  B0RAT_10
272 #endif
273 #if (flash_EBIU_AMBCTL_RAT == 9)
274 #define flash_EBIU_AMBCTL0_RAT  B0RAT_9
275 #endif
276 #if (flash_EBIU_AMBCTL_RAT == 8)
277 #define flash_EBIU_AMBCTL0_RAT  B0RAT_8
278 #endif
279 #if (flash_EBIU_AMBCTL_RAT == 7)
280 #define flash_EBIU_AMBCTL0_RAT  B0RAT_7
281 #endif
282 #if (flash_EBIU_AMBCTL_RAT == 6)
283 #define flash_EBIU_AMBCTL0_RAT  B0RAT_6
284 #endif
285 #if (flash_EBIU_AMBCTL_RAT == 5)
286 #define flash_EBIU_AMBCTL0_RAT  B0RAT_5
287 #endif
288 #if (flash_EBIU_AMBCTL_RAT == 4)
289 #define flash_EBIU_AMBCTL0_RAT  B0RAT_4
290 #endif
291 #if (flash_EBIU_AMBCTL_RAT == 3)
292 #define flash_EBIU_AMBCTL0_RAT  B0RAT_3
293 #endif
294 #if (flash_EBIU_AMBCTL_RAT == 2)
295 #define flash_EBIU_AMBCTL0_RAT  B0RAT_2
296 #endif
297 #if (flash_EBIU_AMBCTL_RAT == 1)
298 #define flash_EBIU_AMBCTL0_RAT  B0RAT_1
299 #endif
300
301 #define flash_EBIU_AMBCTL0  \
302         (flash_EBIU_AMBCTL0_WAT | flash_EBIU_AMBCTL0_RAT | flash_EBIU_AMBCTL0_HT | \
303          flash_EBIU_AMBCTL0_ST | flash_EBIU_AMBCTL0_TT | CONFIG_FLASH_SPEED_RDYEN)