9e9fac9c6345db5c09c591e2d4c7cd5273b90c5e
[linux-2.6.git] / arch / blackfin / mach-bf537 / head.S
1 /*
2  * File:         arch/blackfin/mach-bf537/head.S
3  * Based on:     arch/blackfin/mach-bf533/head.S
4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
5  *
6  * Created:      1998
7  * Description:  Startup code for Blackfin BF537
8  *
9  * Modified:
10  *               Copyright 2004-2006 Analog Devices Inc.
11  *
12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
13  *
14  * This program is free software; you can redistribute it and/or modify
15  * it under the terms of the GNU General Public License as published by
16  * the Free Software Foundation; either version 2 of the License, or
17  * (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, see the file COPYING, or write
26  * to the Free Software Foundation, Inc.,
27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
28  */
29
30 #include <linux/linkage.h>
31 #include <linux/init.h>
32 #include <asm/blackfin.h>
33 #include <asm/trace.h>
34
35 #if CONFIG_BFIN_KERNEL_CLOCK
36 #include <asm/mach-common/clocks.h>
37 #include <asm/mach/mem_init.h>
38 #endif
39
40 .global __rambase
41 .global __ramstart
42 .global __ramend
43 .extern ___bss_stop
44 .extern ___bss_start
45 .extern _bf53x_relocate_l1_mem
46
47 #define INITIAL_STACK   0xFFB01000
48
49 __INIT
50
51 ENTRY(__start)
52         /* R0: argument of command line string, passed from uboot, save it */
53         R7 = R0;
54         /* Enable Cycle Counter and Nesting Of Interrupts */
55 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
56         R0 = SYSCFG_SNEN;
57 #else
58         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
59 #endif
60         SYSCFG = R0;
61         R0 = 0;
62
63         /* Clear Out All the data and pointer Registers */
64         R1 = R0;
65         R2 = R0;
66         R3 = R0;
67         R4 = R0;
68         R5 = R0;
69         R6 = R0;
70
71         P0 = R0;
72         P1 = R0;
73         P2 = R0;
74         P3 = R0;
75         P4 = R0;
76         P5 = R0;
77
78         LC0 = r0;
79         LC1 = r0;
80         L0 = r0;
81         L1 = r0;
82         L2 = r0;
83         L3 = r0;
84
85         /* Clear Out All the DAG Registers */
86         B0 = r0;
87         B1 = r0;
88         B2 = r0;
89         B3 = r0;
90
91         I0 = r0;
92         I1 = r0;
93         I2 = r0;
94         I3 = r0;
95
96         M0 = r0;
97         M1 = r0;
98         M2 = r0;
99         M3 = r0;
100
101         trace_buffer_init(p0,r0);
102         P0 = R1;
103         R0 = R1;
104
105         /* Turn off the icache */
106         p0.l = LO(IMEM_CONTROL);
107         p0.h = HI(IMEM_CONTROL);
108         R1 = [p0];
109         R0 = ~ENICPLB;
110         R0 = R0 & R1;
111
112         /* Anomaly 05000125 */
113 #if ANOMALY_05000125
114         CLI R2;
115         SSYNC;
116 #endif
117         [p0] = R0;
118         SSYNC;
119 #if ANOMALY_05000125
120         STI R2;
121 #endif
122
123         /* Turn off the dcache */
124         p0.l = LO(DMEM_CONTROL);
125         p0.h = HI(DMEM_CONTROL);
126         R1 = [p0];
127         R0 = ~ENDCPLB;
128         R0 = R0 & R1;
129
130         /* Anomaly 05000125 */
131 #if ANOMALY_05000125
132         CLI R2;
133         SSYNC;
134 #endif
135         [p0] = R0;
136         SSYNC;
137 #if ANOMALY_05000125
138         STI R2;
139 #endif
140
141         /* Initialise General-Purpose I/O Modules on BF537 */
142         /* Rev 0.0 Anomaly 05000212 - PORTx_FER,
143          * PORT_MUX Registers Do Not accept "writes" correctly:
144          */
145         p0.h = hi(BFIN_PORT_MUX);
146         p0.l = lo(BFIN_PORT_MUX);
147 #if ANOMALY_05000212
148         R0.L = W[P0]; /* Read */
149         SSYNC;
150 #endif
151         R0 = (PGDE_UART | PFTE_UART)(Z);
152 #if ANOMALY_05000212
153         W[P0] = R0.L; /* Write */
154         SSYNC;
155 #endif
156         W[P0] = R0.L; /* Enable both UARTS */
157         SSYNC;
158
159         p0.h = hi(PORTF_FER);
160         p0.l = lo(PORTF_FER);
161 #if ANOMALY_05000212
162         R0.L = W[P0]; /* Read */
163         SSYNC;
164 #endif
165         R0 = 0x000F(Z);
166 #if ANOMALY_05000212
167         W[P0] = R0.L; /* Write */
168         SSYNC;
169 #endif
170         /* Enable peripheral function of PORTF for UART0 and UART1 */
171         W[P0] = R0.L;
172         SSYNC;
173
174 #if !defined(CONFIG_BF534)
175         p0.h = hi(EMAC_SYSTAT);
176         p0.l = lo(EMAC_SYSTAT);
177         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
178         R0.l = 0xFFFF;
179         [P0] = R0;
180         SSYNC;
181 #endif
182
183         /* Initialise UART - when booting from u-boot, the UART is not disabled
184          * so if we dont initalize here, our serial console gets hosed */
185         p0.h = hi(BFIN_UART_LCR);
186         p0.l = lo(BFIN_UART_LCR);
187         r0 = 0x0(Z);
188         w[p0] = r0.L;   /* To enable DLL writes */
189         ssync;
190
191         p0.h = hi(BFIN_UART_DLL);
192         p0.l = lo(BFIN_UART_DLL);
193         r0 = 0x0(Z);
194         w[p0] = r0.L;
195         ssync;
196
197         p0.h = hi(BFIN_UART_DLH);
198         p0.l = lo(BFIN_UART_DLH);
199         r0 = 0x00(Z);
200         w[p0] = r0.L;
201         ssync;
202
203         p0.h = hi(BFIN_UART_GCTL);
204         p0.l = lo(BFIN_UART_GCTL);
205         r0 = 0x0(Z);
206         w[p0] = r0.L;   /* To enable UART clock */
207         ssync;
208
209         /* Initialize stack pointer */
210         sp.l = lo(INITIAL_STACK);
211         sp.h = hi(INITIAL_STACK);
212         fp = sp;
213         usp = sp;
214
215 #ifdef CONFIG_EARLY_PRINTK
216         SP += -12;
217         call _init_early_exception_vectors;
218         SP += 12;
219 #endif
220
221         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
222         call _bf53x_relocate_l1_mem;
223 #if CONFIG_BFIN_KERNEL_CLOCK
224         call _start_dma_code;
225 #endif
226
227         /* Code for initializing Async memory banks */
228
229         p2.h = hi(EBIU_AMBCTL1);
230         p2.l = lo(EBIU_AMBCTL1);
231         r0.h = hi(AMBCTL1VAL);
232         r0.l = lo(AMBCTL1VAL);
233         [p2] = r0;
234         ssync;
235
236         p2.h = hi(EBIU_AMBCTL0);
237         p2.l = lo(EBIU_AMBCTL0);
238         r0.h = hi(AMBCTL0VAL);
239         r0.l = lo(AMBCTL0VAL);
240         [p2] = r0;
241         ssync;
242
243         p2.h = hi(EBIU_AMGCTL);
244         p2.l = lo(EBIU_AMGCTL);
245         r0 = AMGCTLVAL;
246         w[p2] = r0;
247         ssync;
248
249         /* This section keeps the processor in supervisor mode
250          * during kernel boot.  Switches to user mode at end of boot.
251          * See page 3-9 of Hardware Reference manual for documentation.
252          */
253
254         /* EVT15 = _real_start */
255
256         p0.l = lo(EVT15);
257         p0.h = hi(EVT15);
258         p1.l = _real_start;
259         p1.h = _real_start;
260         [p0] = p1;
261         csync;
262
263         p0.l = lo(IMASK);
264         p0.h = hi(IMASK);
265         p1.l = IMASK_IVG15;
266         p1.h = 0x0;
267         [p0] = p1;
268         csync;
269
270         raise 15;
271         p0.l = .LWAIT_HERE;
272         p0.h = .LWAIT_HERE;
273         reti = p0;
274 #if ANOMALY_05000281
275         nop; nop; nop;
276 #endif
277         rti;
278
279 .LWAIT_HERE:
280         jump .LWAIT_HERE;
281 ENDPROC(__start)
282
283 ENTRY(_real_start)
284         [ -- sp ] = reti;
285         p0.l = lo(WDOG_CTL);
286         p0.h = hi(WDOG_CTL);
287         r0 = 0xAD6(z);
288         w[p0] = r0;     /* watchdog off for now */
289         ssync;
290
291         /* Code update for BSS size == 0
292          * Zero out the bss region.
293          */
294
295         p1.l = ___bss_start;
296         p1.h = ___bss_start;
297         p2.l = ___bss_stop;
298         p2.h = ___bss_stop;
299         r0 = 0;
300         p2 -= p1;
301         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
302 .L_clear_bss:
303         B[p1++] = r0;
304
305         /* In case there is a NULL pointer reference
306          * Zero out region before stext
307          */
308
309         p1.l = 0x0;
310         p1.h = 0x0;
311         r0.l = __stext;
312         r0.h = __stext;
313         r0 = r0 >> 1;
314         p2 = r0;
315         r0 = 0;
316         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
317 .L_clear_zero:
318         W[p1++] = r0;
319
320         /* pass the uboot arguments to the global value command line */
321         R0 = R7;
322         call _cmdline_init;
323
324         p1.l = __rambase;
325         p1.h = __rambase;
326         r0.l = __sdata;
327         r0.h = __sdata;
328         [p1] = r0;
329
330         p1.l = __ramstart;
331         p1.h = __ramstart;
332         p3.l = ___bss_stop;
333         p3.h = ___bss_stop;
334
335         r1 = p3;
336         [p1] = r1;
337
338         /*
339          * load the current thread pointer and stack
340          */
341         r1.l = _init_thread_union;
342         r1.h = _init_thread_union;
343
344         r2.l = 0x2000;
345         r2.h = 0x0000;
346         r1 = r1 + r2;
347         sp = r1;
348         usp = sp;
349         fp = sp;
350         jump.l _start_kernel;
351 ENDPROC(_real_start)
352
353 __FINIT
354
355 .section .l1.text
356 #if CONFIG_BFIN_KERNEL_CLOCK
357 ENTRY(_start_dma_code)
358
359         /* Enable PHY CLK buffer output */
360         p0.h = hi(VR_CTL);
361         p0.l = lo(VR_CTL);
362         r0.l = w[p0];
363         bitset(r0, 14);
364         w[p0] = r0.l;
365         ssync;
366
367         p0.h = hi(SIC_IWR);
368         p0.l = lo(SIC_IWR);
369         r0.l = 0x1;
370         r0.h = 0x0;
371         [p0] = r0;
372         SSYNC;
373
374         /*
375          *  Set PLL_CTL
376          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
377          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
378          *   - [7]     = output delay (add 200ps of delay to mem signals)
379          *   - [6]     = input delay (add 200ps of input delay to mem signals)
380          *   - [5]     = PDWN      : 1=All Clocks off
381          *   - [3]     = STOPCK    : 1=Core Clock off
382          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
383          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
384          *   all other bits set to zero
385          */
386
387         p0.h = hi(PLL_LOCKCNT);
388         p0.l = lo(PLL_LOCKCNT);
389         r0 = 0x300(Z);
390         w[p0] = r0.l;
391         ssync;
392
393         P2.H = hi(EBIU_SDGCTL);
394         P2.L = lo(EBIU_SDGCTL);
395         R0 = [P2];
396         BITSET (R0, 24);
397         [P2] = R0;
398         SSYNC;
399
400         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
401         r0 = r0 << 9;                    /* Shift it over,                  */
402         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
403         r0 = r1 | r0;
404         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
405         r1 = r1 << 8;                    /* Shift it over                   */
406         r0 = r1 | r0;                    /* add them all together           */
407
408         p0.h = hi(PLL_CTL);
409         p0.l = lo(PLL_CTL);              /* Load the address                */
410         cli r2;                          /* Disable interrupts              */
411         ssync;
412         w[p0] = r0.l;                    /* Set the value                   */
413         idle;                            /* Wait for the PLL to stablize    */
414         sti r2;                          /* Enable interrupts               */
415
416 .Lcheck_again:
417         p0.h = hi(PLL_STAT);
418         p0.l = lo(PLL_STAT);
419         R0 = W[P0](Z);
420         CC = BITTST(R0,5);
421         if ! CC jump .Lcheck_again;
422
423         /* Configure SCLK & CCLK Dividers */
424         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
425         p0.h = hi(PLL_DIV);
426         p0.l = lo(PLL_DIV);
427         w[p0] = r0.l;
428         ssync;
429
430         p0.l = lo(EBIU_SDRRC);
431         p0.h = hi(EBIU_SDRRC);
432         r0 = mem_SDRRC;
433         w[p0] = r0.l;
434         ssync;
435
436         p0.l = LO(EBIU_SDBCTL);
437         p0.h = HI(EBIU_SDBCTL);     /* SDRAM Memory Bank Control Register */
438         r0 = mem_SDBCTL;
439         w[p0] = r0.l;
440         ssync;
441
442         P2.H = hi(EBIU_SDGCTL);
443         P2.L = lo(EBIU_SDGCTL);
444         R0 = [P2];
445         BITCLR (R0, 24);
446         p0.h = hi(EBIU_SDSTAT);
447         p0.l = lo(EBIU_SDSTAT);
448         r2.l = w[p0];
449         cc = bittst(r2,3);
450         if !cc jump .Lskip;
451         NOP;
452         BITSET (R0, 23);
453 .Lskip:
454         [P2] = R0;
455         SSYNC;
456
457         R0.L = lo(mem_SDGCTL);
458         R0.H = hi(mem_SDGCTL);
459         R1 = [p2];
460         R1 = R1 | R0;
461         [P2] = R1;
462         SSYNC;
463
464         p0.h = hi(SIC_IWR);
465         p0.l = lo(SIC_IWR);
466         r0.l = lo(IWR_ENABLE_ALL);
467         r0.h = hi(IWR_ENABLE_ALL);
468         [p0] = r0;
469         SSYNC;
470
471         RTS;
472 ENDPROC(_start_dma_code)
473 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
474
475 .data
476
477 /*
478  * Set up the usable of RAM stuff. Size of RAM is determined then
479  * an initial stack set up at the end.
480  */
481
482 .align 4
483 __rambase:
484 .long   0
485 __ramstart:
486 .long   0
487 __ramend:
488 .long   0