10bdd8de0253e009a61ba8728c92101ced15d712
[linux-2.6.git] / arch / blackfin / Kconfig
1 #
2 # For a description of the syntax of this configuration file,
3 # see Documentation/kbuild/kconfig-language.txt.
4 #
5
6 mainmenu "Blackfin Kernel Configuration"
7
8 config SYMBOL_PREFIX
9         string
10         default "_"
11
12 config MMU
13         def_bool n
14
15 config FPU
16         def_bool n
17
18 config RWSEM_GENERIC_SPINLOCK
19         def_bool y
20
21 config RWSEM_XCHGADD_ALGORITHM
22         def_bool n
23
24 config BLACKFIN
25         def_bool y
26         select HAVE_ARCH_KGDB
27         select HAVE_ARCH_TRACEHOOK
28         select HAVE_DYNAMIC_FTRACE
29         select HAVE_FTRACE_MCOUNT_RECORD
30         select HAVE_FUNCTION_GRAPH_TRACER
31         select HAVE_FUNCTION_TRACER
32         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
33         select HAVE_IDE
34         select HAVE_KERNEL_GZIP if RAMKERNEL
35         select HAVE_KERNEL_BZIP2 if RAMKERNEL
36         select HAVE_KERNEL_LZMA if RAMKERNEL
37         select HAVE_KERNEL_LZO if RAMKERNEL
38         select HAVE_OPROFILE
39         select ARCH_WANT_OPTIONAL_GPIOLIB
40
41 config GENERIC_CSUM
42         def_bool y
43
44 config GENERIC_BUG
45         def_bool y
46         depends on BUG
47
48 config ZONE_DMA
49         def_bool y
50
51 config GENERIC_FIND_NEXT_BIT
52         def_bool y
53
54 config GENERIC_HARDIRQS
55         def_bool y
56
57 config GENERIC_IRQ_PROBE
58         def_bool y
59
60 config GENERIC_HARDIRQS_NO__DO_IRQ
61         def_bool y
62
63 config GENERIC_GPIO
64         def_bool y
65
66 config FORCE_MAX_ZONEORDER
67         int
68         default "14"
69
70 config GENERIC_CALIBRATE_DELAY
71         def_bool y
72
73 config LOCKDEP_SUPPORT
74         def_bool y
75
76 config STACKTRACE_SUPPORT
77         def_bool y
78
79 config TRACE_IRQFLAGS_SUPPORT
80         def_bool y
81
82 source "init/Kconfig"
83
84 source "kernel/Kconfig.preempt"
85
86 source "kernel/Kconfig.freezer"
87
88 menu "Blackfin Processor Options"
89
90 comment "Processor and Board Settings"
91
92 choice
93         prompt "CPU"
94         default BF533
95
96 config BF512
97         bool "BF512"
98         help
99           BF512 Processor Support.
100
101 config BF514
102         bool "BF514"
103         help
104           BF514 Processor Support.
105
106 config BF516
107         bool "BF516"
108         help
109           BF516 Processor Support.
110
111 config BF518
112         bool "BF518"
113         help
114           BF518 Processor Support.
115
116 config BF522
117         bool "BF522"
118         help
119           BF522 Processor Support.
120
121 config BF523
122         bool "BF523"
123         help
124           BF523 Processor Support.
125
126 config BF524
127         bool "BF524"
128         help
129           BF524 Processor Support.
130
131 config BF525
132         bool "BF525"
133         help
134           BF525 Processor Support.
135
136 config BF526
137         bool "BF526"
138         help
139           BF526 Processor Support.
140
141 config BF527
142         bool "BF527"
143         help
144           BF527 Processor Support.
145
146 config BF531
147         bool "BF531"
148         help
149           BF531 Processor Support.
150
151 config BF532
152         bool "BF532"
153         help
154           BF532 Processor Support.
155
156 config BF533
157         bool "BF533"
158         help
159           BF533 Processor Support.
160
161 config BF534
162         bool "BF534"
163         help
164           BF534 Processor Support.
165
166 config BF536
167         bool "BF536"
168         help
169           BF536 Processor Support.
170
171 config BF537
172         bool "BF537"
173         help
174           BF537 Processor Support.
175
176 config BF538
177         bool "BF538"
178         help
179           BF538 Processor Support.
180
181 config BF539
182         bool "BF539"
183         help
184           BF539 Processor Support.
185
186 config BF542_std
187         bool "BF542"
188         help
189           BF542 Processor Support.
190
191 config BF542M
192         bool "BF542m"
193         help
194           BF542 Processor Support.
195
196 config BF544_std
197         bool "BF544"
198         help
199           BF544 Processor Support.
200
201 config BF544M
202         bool "BF544m"
203         help
204           BF544 Processor Support.
205
206 config BF547_std
207         bool "BF547"
208         help
209           BF547 Processor Support.
210
211 config BF547M
212         bool "BF547m"
213         help
214           BF547 Processor Support.
215
216 config BF548_std
217         bool "BF548"
218         help
219           BF548 Processor Support.
220
221 config BF548M
222         bool "BF548m"
223         help
224           BF548 Processor Support.
225
226 config BF549_std
227         bool "BF549"
228         help
229           BF549 Processor Support.
230
231 config BF549M
232         bool "BF549m"
233         help
234           BF549 Processor Support.
235
236 config BF561
237         bool "BF561"
238         help
239           BF561 Processor Support.
240
241 endchoice
242
243 config SMP
244         depends on BF561
245         select TICKSOURCE_CORETMR
246         bool "Symmetric multi-processing support"
247         ---help---
248           This enables support for systems with more than one CPU,
249           like the dual core BF561. If you have a system with only one
250           CPU, say N. If you have a system with more than one CPU, say Y.
251
252           If you don't know what to do here, say N.
253
254 config NR_CPUS
255         int
256         depends on SMP
257         default 2 if BF561
258
259 config HOTPLUG_CPU
260         bool "Support for hot-pluggable CPUs"
261         depends on SMP && HOTPLUG
262         default y
263
264 config IRQ_PER_CPU
265         bool
266         depends on SMP
267         default y
268
269 config HAVE_LEGACY_PER_CPU_AREA
270         def_bool y
271         depends on SMP
272
273 config BF_REV_MIN
274         int
275         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
276         default 2 if (BF537 || BF536 || BF534)
277         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
278         default 4 if (BF538 || BF539)
279
280 config BF_REV_MAX
281         int
282         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
283         default 3 if (BF537 || BF536 || BF534 || BF54xM)
284         default 5 if (BF561 || BF538 || BF539)
285         default 6 if (BF533 || BF532 || BF531)
286
287 choice
288         prompt "Silicon Rev"
289         default BF_REV_0_0 if (BF51x || BF52x)
290         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
291         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
292
293 config BF_REV_0_0
294         bool "0.0"
295         depends on (BF51x || BF52x || (BF54x && !BF54xM))
296
297 config BF_REV_0_1
298         bool "0.1"
299         depends on (BF51x || BF52x || (BF54x && !BF54xM))
300
301 config BF_REV_0_2
302         bool "0.2"
303         depends on (BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
304
305 config BF_REV_0_3
306         bool "0.3"
307         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
308
309 config BF_REV_0_4
310         bool "0.4"
311         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
312
313 config BF_REV_0_5
314         bool "0.5"
315         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
316
317 config BF_REV_0_6
318         bool "0.6"
319         depends on (BF533 || BF532 || BF531)
320
321 config BF_REV_ANY
322         bool "any"
323
324 config BF_REV_NONE
325         bool "none"
326
327 endchoice
328
329 config BF53x
330         bool
331         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
332         default y
333
334 config MEM_GENERIC_BOARD
335         bool
336         depends on GENERIC_BOARD
337         default y
338
339 config MEM_MT48LC64M4A2FB_7E
340         bool
341         depends on (BFIN533_STAMP)
342         default y
343
344 config MEM_MT48LC16M16A2TG_75
345         bool
346         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
347                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
348                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
349                 || BFIN527_BLUETECHNIX_CM)
350         default y
351
352 config MEM_MT48LC32M8A2_75
353         bool
354         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
355         default y
356
357 config MEM_MT48LC8M32B2B5_7
358         bool
359         depends on (BFIN561_BLUETECHNIX_CM)
360         default y
361
362 config MEM_MT48LC32M16A2TG_75
363         bool
364         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP)
365         default y
366
367 config MEM_MT48H32M16LFCJ_75
368         bool
369         depends on (BFIN526_EZBRD)
370         default y
371
372 source "arch/blackfin/mach-bf518/Kconfig"
373 source "arch/blackfin/mach-bf527/Kconfig"
374 source "arch/blackfin/mach-bf533/Kconfig"
375 source "arch/blackfin/mach-bf561/Kconfig"
376 source "arch/blackfin/mach-bf537/Kconfig"
377 source "arch/blackfin/mach-bf538/Kconfig"
378 source "arch/blackfin/mach-bf548/Kconfig"
379
380 menu "Board customizations"
381
382 config CMDLINE_BOOL
383         bool "Default bootloader kernel arguments"
384
385 config CMDLINE
386         string "Initial kernel command string"
387         depends on CMDLINE_BOOL
388         default "console=ttyBF0,57600"
389         help
390           If you don't have a boot loader capable of passing a command line string
391           to the kernel, you may specify one here. As a minimum, you should specify
392           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
393
394 config BOOT_LOAD
395         hex "Kernel load address for booting"
396         default "0x1000"
397         range 0x1000 0x20000000
398         help
399           This option allows you to set the load address of the kernel.
400           This can be useful if you are on a board which has a small amount
401           of memory or you wish to reserve some memory at the beginning of
402           the address space.
403
404           Note that you need to keep this value above 4k (0x1000) as this
405           memory region is used to capture NULL pointer references as well
406           as some core kernel functions.
407
408 config ROM_BASE
409         hex "Kernel ROM Base"
410         depends on ROMKERNEL
411         default "0x20040040"
412         range 0x20000000 0x20400000 if !(BF54x || BF561)
413         range 0x20000000 0x30000000 if (BF54x || BF561)
414         help
415           Make sure your ROM base does not include any file-header
416           information that is prepended to the kernel.
417
418           For example, the bootable U-Boot format (created with
419           mkimage) has a 64 byte header (0x40).  So while the image
420           you write to flash might start at say 0x20080000, you have
421           to add 0x40 to get the kernel's ROM base as it will come
422           after the header.
423
424 comment "Clock/PLL Setup"
425
426 config CLKIN_HZ
427         int "Frequency of the crystal on the board in Hz"
428         default "10000000" if BFIN532_IP0X
429         default "11059200" if BFIN533_STAMP
430         default "24576000" if PNAV10
431         default "25000000" # most people use this
432         default "27000000" if BFIN533_EZKIT
433         default "30000000" if BFIN561_EZKIT
434         help
435           The frequency of CLKIN crystal oscillator on the board in Hz.
436           Warning: This value should match the crystal on the board. Otherwise,
437           peripherals won't work properly.
438
439 config BFIN_KERNEL_CLOCK
440         bool "Re-program Clocks while Kernel boots?"
441         default n
442         help
443           This option decides if kernel clocks are re-programed from the
444           bootloader settings. If the clocks are not set, the SDRAM settings
445           are also not changed, and the Bootloader does 100% of the hardware
446           configuration.
447
448 config PLL_BYPASS
449         bool "Bypass PLL"
450         depends on BFIN_KERNEL_CLOCK
451         default n
452
453 config CLKIN_HALF
454         bool "Half Clock In"
455         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
456         default n
457         help
458           If this is set the clock will be divided by 2, before it goes to the PLL.
459
460 config VCO_MULT
461         int "VCO Multiplier"
462         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
463         range 1 64
464         default "22" if BFIN533_EZKIT
465         default "45" if BFIN533_STAMP
466         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
467         default "22" if BFIN533_BLUETECHNIX_CM
468         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
469         default "20" if BFIN561_EZKIT
470         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
471         help
472           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
473           PLL Frequency = (Crystal Frequency) * (this setting)
474
475 choice
476         prompt "Core Clock Divider"
477         depends on BFIN_KERNEL_CLOCK
478         default CCLK_DIV_1
479         help
480           This sets the frequency of the core. It can be 1, 2, 4 or 8
481           Core Frequency = (PLL frequency) / (this setting)
482
483 config CCLK_DIV_1
484         bool "1"
485
486 config CCLK_DIV_2
487         bool "2"
488
489 config CCLK_DIV_4
490         bool "4"
491
492 config CCLK_DIV_8
493         bool "8"
494 endchoice
495
496 config SCLK_DIV
497         int "System Clock Divider"
498         depends on BFIN_KERNEL_CLOCK
499         range 1 15
500         default 5
501         help
502           This sets the frequency of the system clock (including SDRAM or DDR).
503           This can be between 1 and 15
504           System Clock = (PLL frequency) / (this setting)
505
506 choice
507         prompt "DDR SDRAM Chip Type"
508         depends on BFIN_KERNEL_CLOCK
509         depends on BF54x
510         default MEM_MT46V32M16_5B
511
512 config MEM_MT46V32M16_6T
513         bool "MT46V32M16_6T"
514
515 config MEM_MT46V32M16_5B
516         bool "MT46V32M16_5B"
517 endchoice
518
519 choice
520         prompt "DDR/SDRAM Timing"
521         depends on BFIN_KERNEL_CLOCK
522         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
523         help
524           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
525           The calculated SDRAM timing parameters may not be 100%
526           accurate - This option is therefore marked experimental.
527
528 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
529         bool "Calculate Timings (EXPERIMENTAL)"
530         depends on EXPERIMENTAL
531
532 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
533         bool "Provide accurate Timings based on target SCLK"
534         help
535           Please consult the Blackfin Hardware Reference Manuals as well
536           as the memory device datasheet.
537           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
538 endchoice
539
540 menu "Memory Init Control"
541         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
542
543 config MEM_DDRCTL0
544         depends on BF54x
545         hex "DDRCTL0"
546         default 0x0
547
548 config MEM_DDRCTL1
549         depends on BF54x
550         hex "DDRCTL1"
551         default 0x0
552
553 config MEM_DDRCTL2
554         depends on BF54x
555         hex "DDRCTL2"
556         default 0x0
557
558 config MEM_EBIU_DDRQUE
559         depends on BF54x
560         hex "DDRQUE"
561         default 0x0
562
563 config MEM_SDRRC
564         depends on !BF54x
565         hex "SDRRC"
566         default 0x0
567
568 config MEM_SDGCTL
569         depends on !BF54x
570         hex "SDGCTL"
571         default 0x0
572 endmenu
573
574 #
575 # Max & Min Speeds for various Chips
576 #
577 config MAX_VCO_HZ
578         int
579         default 400000000 if BF512
580         default 400000000 if BF514
581         default 400000000 if BF516
582         default 400000000 if BF518
583         default 400000000 if BF522
584         default 600000000 if BF523
585         default 400000000 if BF524
586         default 600000000 if BF525
587         default 400000000 if BF526
588         default 600000000 if BF527
589         default 400000000 if BF531
590         default 400000000 if BF532
591         default 750000000 if BF533
592         default 500000000 if BF534
593         default 400000000 if BF536
594         default 600000000 if BF537
595         default 533333333 if BF538
596         default 533333333 if BF539
597         default 600000000 if BF542
598         default 533333333 if BF544
599         default 600000000 if BF547
600         default 600000000 if BF548
601         default 533333333 if BF549
602         default 600000000 if BF561
603
604 config MIN_VCO_HZ
605         int
606         default 50000000
607
608 config MAX_SCLK_HZ
609         int
610         default 133333333
611
612 config MIN_SCLK_HZ
613         int
614         default 27000000
615
616 comment "Kernel Timer/Scheduler"
617
618 source kernel/Kconfig.hz
619
620 config GENERIC_TIME
621         def_bool y
622
623 config GENERIC_CLOCKEVENTS
624         bool "Generic clock events"
625         default y
626
627 menu "Clock event device"
628         depends on GENERIC_CLOCKEVENTS
629 config TICKSOURCE_GPTMR0
630         bool "GPTimer0"
631         depends on !SMP
632         select BFIN_GPTIMERS
633
634 config TICKSOURCE_CORETMR
635         bool "Core timer"
636         default y
637 endmenu
638
639 menu "Clock souce"
640         depends on GENERIC_CLOCKEVENTS
641 config CYCLES_CLOCKSOURCE
642         bool "CYCLES"
643         default y
644         depends on !BFIN_SCRATCH_REG_CYCLES
645         depends on !SMP
646         help
647           If you say Y here, you will enable support for using the 'cycles'
648           registers as a clock source.  Doing so means you will be unable to
649           safely write to the 'cycles' register during runtime.  You will
650           still be able to read it (such as for performance monitoring), but
651           writing the registers will most likely crash the kernel.
652
653 config GPTMR0_CLOCKSOURCE
654         bool "GPTimer0"
655         select BFIN_GPTIMERS
656         depends on !TICKSOURCE_GPTMR0
657 endmenu
658
659 config ARCH_USES_GETTIMEOFFSET
660         depends on !GENERIC_CLOCKEVENTS
661         def_bool y
662
663 source kernel/time/Kconfig
664
665 comment "Misc"
666
667 choice
668         prompt "Blackfin Exception Scratch Register"
669         default BFIN_SCRATCH_REG_RETN
670         help
671           Select the resource to reserve for the Exception handler:
672             - RETN: Non-Maskable Interrupt (NMI)
673             - RETE: Exception Return (JTAG/ICE)
674             - CYCLES: Performance counter
675
676           If you are unsure, please select "RETN".
677
678 config BFIN_SCRATCH_REG_RETN
679         bool "RETN"
680         help
681           Use the RETN register in the Blackfin exception handler
682           as a stack scratch register.  This means you cannot
683           safely use NMI on the Blackfin while running Linux, but
684           you can debug the system with a JTAG ICE and use the
685           CYCLES performance registers.
686
687           If you are unsure, please select "RETN".
688
689 config BFIN_SCRATCH_REG_RETE
690         bool "RETE"
691         help
692           Use the RETE register in the Blackfin exception handler
693           as a stack scratch register.  This means you cannot
694           safely use a JTAG ICE while debugging a Blackfin board,
695           but you can safely use the CYCLES performance registers
696           and the NMI.
697
698           If you are unsure, please select "RETN".
699
700 config BFIN_SCRATCH_REG_CYCLES
701         bool "CYCLES"
702         help
703           Use the CYCLES register in the Blackfin exception handler
704           as a stack scratch register.  This means you cannot
705           safely use the CYCLES performance registers on a Blackfin
706           board at anytime, but you can debug the system with a JTAG
707           ICE and use the NMI.
708
709           If you are unsure, please select "RETN".
710
711 endchoice
712
713 endmenu
714
715
716 menu "Blackfin Kernel Optimizations"
717         depends on !SMP
718
719 comment "Memory Optimizations"
720
721 config I_ENTRY_L1
722         bool "Locate interrupt entry code in L1 Memory"
723         default y
724         help
725           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
726           into L1 instruction memory. (less latency)
727
728 config EXCPT_IRQ_SYSC_L1
729         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
730         default y
731         help
732           If enabled, the entire ASM lowlevel exception and interrupt entry code
733           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
734           (less latency)
735
736 config DO_IRQ_L1
737         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
738         default y
739         help
740           If enabled, the frequently called do_irq dispatcher function is linked
741           into L1 instruction memory. (less latency)
742
743 config CORE_TIMER_IRQ_L1
744         bool "Locate frequently called timer_interrupt() function in L1 Memory"
745         default y
746         help
747           If enabled, the frequently called timer_interrupt() function is linked
748           into L1 instruction memory. (less latency)
749
750 config IDLE_L1
751         bool "Locate frequently idle function in L1 Memory"
752         default y
753         help
754           If enabled, the frequently called idle function is linked
755           into L1 instruction memory. (less latency)
756
757 config SCHEDULE_L1
758         bool "Locate kernel schedule function in L1 Memory"
759         default y
760         help
761           If enabled, the frequently called kernel schedule is linked
762           into L1 instruction memory. (less latency)
763
764 config ARITHMETIC_OPS_L1
765         bool "Locate kernel owned arithmetic functions in L1 Memory"
766         default y
767         help
768           If enabled, arithmetic functions are linked
769           into L1 instruction memory. (less latency)
770
771 config ACCESS_OK_L1
772         bool "Locate access_ok function in L1 Memory"
773         default y
774         help
775           If enabled, the access_ok function is linked
776           into L1 instruction memory. (less latency)
777
778 config MEMSET_L1
779         bool "Locate memset function in L1 Memory"
780         default y
781         help
782           If enabled, the memset function is linked
783           into L1 instruction memory. (less latency)
784
785 config MEMCPY_L1
786         bool "Locate memcpy function in L1 Memory"
787         default y
788         help
789           If enabled, the memcpy function is linked
790           into L1 instruction memory. (less latency)
791
792 config STRCMP_L1
793         bool "locate strcmp function in L1 Memory"
794         default y
795         help
796           If enabled, the strcmp function is linked
797           into L1 instruction memory (less latency).
798
799 config STRNCMP_L1
800         bool "locate strncmp function in L1 Memory"
801         default y
802         help
803           If enabled, the strncmp function is linked
804           into L1 instruction memory (less latency).
805
806 config STRCPY_L1
807         bool "locate strcpy function in L1 Memory"
808         default y
809         help
810           If enabled, the strcpy function is linked
811           into L1 instruction memory (less latency).
812
813 config STRNCPY_L1
814         bool "locate strncpy function in L1 Memory"
815         default y
816         help
817           If enabled, the strncpy function is linked
818           into L1 instruction memory (less latency).
819
820 config SYS_BFIN_SPINLOCK_L1
821         bool "Locate sys_bfin_spinlock function in L1 Memory"
822         default y
823         help
824           If enabled, sys_bfin_spinlock function is linked
825           into L1 instruction memory. (less latency)
826
827 config IP_CHECKSUM_L1
828         bool "Locate IP Checksum function in L1 Memory"
829         default n
830         help
831           If enabled, the IP Checksum function is linked
832           into L1 instruction memory. (less latency)
833
834 config CACHELINE_ALIGNED_L1
835         bool "Locate cacheline_aligned data to L1 Data Memory"
836         default y if !BF54x
837         default n if BF54x
838         depends on !BF531
839         help
840           If enabled, cacheline_aligned data is linked
841           into L1 data memory. (less latency)
842
843 config SYSCALL_TAB_L1
844         bool "Locate Syscall Table L1 Data Memory"
845         default n
846         depends on !BF531
847         help
848           If enabled, the Syscall LUT is linked
849           into L1 data memory. (less latency)
850
851 config CPLB_SWITCH_TAB_L1
852         bool "Locate CPLB Switch Tables L1 Data Memory"
853         default n
854         depends on !BF531
855         help
856           If enabled, the CPLB Switch Tables are linked
857           into L1 data memory. (less latency)
858
859 config CACHE_FLUSH_L1
860         bool "Locate cache flush funcs in L1 Inst Memory"
861         default y
862         help
863           If enabled, the Blackfin cache flushing functions are linked
864           into L1 instruction memory.
865
866           Note that this might be required to address anomalies, but
867           these functions are pretty small, so it shouldn't be too bad.
868           If you are using a processor affected by an anomaly, the build
869           system will double check for you and prevent it.
870
871 config APP_STACK_L1
872         bool "Support locating application stack in L1 Scratch Memory"
873         default y
874         help
875           If enabled the application stack can be located in L1
876           scratch memory (less latency).
877
878           Currently only works with FLAT binaries.
879
880 config EXCEPTION_L1_SCRATCH
881         bool "Locate exception stack in L1 Scratch Memory"
882         default n
883         depends on !APP_STACK_L1
884         help
885           Whenever an exception occurs, use the L1 Scratch memory for
886           stack storage.  You cannot place the stacks of FLAT binaries
887           in L1 when using this option.
888
889           If you don't use L1 Scratch, then you should say Y here.
890
891 comment "Speed Optimizations"
892 config BFIN_INS_LOWOVERHEAD
893         bool "ins[bwl] low overhead, higher interrupt latency"
894         default y
895         help
896           Reads on the Blackfin are speculative. In Blackfin terms, this means
897           they can be interrupted at any time (even after they have been issued
898           on to the external bus), and re-issued after the interrupt occurs.
899           For memory - this is not a big deal, since memory does not change if
900           it sees a read.
901
902           If a FIFO is sitting on the end of the read, it will see two reads,
903           when the core only sees one since the FIFO receives both the read
904           which is cancelled (and not delivered to the core) and the one which
905           is re-issued (which is delivered to the core).
906
907           To solve this, interrupts are turned off before reads occur to
908           I/O space. This option controls which the overhead/latency of
909           controlling interrupts during this time
910            "n" turns interrupts off every read
911                 (higher overhead, but lower interrupt latency)
912            "y" turns interrupts off every loop
913                 (low overhead, but longer interrupt latency)
914
915           default behavior is to leave this set to on (type "Y"). If you are experiencing
916           interrupt latency issues, it is safe and OK to turn this off.
917
918 endmenu
919
920 choice
921         prompt "Kernel executes from"
922         help
923           Choose the memory type that the kernel will be running in.
924
925 config RAMKERNEL
926         bool "RAM"
927         help
928           The kernel will be resident in RAM when running.
929
930 config ROMKERNEL
931         bool "ROM"
932         help
933           The kernel will be resident in FLASH/ROM when running.
934
935 endchoice
936
937 source "mm/Kconfig"
938
939 config BFIN_GPTIMERS
940         tristate "Enable Blackfin General Purpose Timers API"
941         default n
942         help
943           Enable support for the General Purpose Timers API.  If you
944           are unsure, say N.
945
946           To compile this driver as a module, choose M here: the module
947           will be called gptimers.
948
949 choice
950         prompt "Uncached DMA region"
951         default DMA_UNCACHED_1M
952 config DMA_UNCACHED_4M
953         bool "Enable 4M DMA region"
954 config DMA_UNCACHED_2M
955         bool "Enable 2M DMA region"
956 config DMA_UNCACHED_1M
957         bool "Enable 1M DMA region"
958 config DMA_UNCACHED_512K
959         bool "Enable 512K DMA region"
960 config DMA_UNCACHED_256K
961         bool "Enable 256K DMA region"
962 config DMA_UNCACHED_128K
963         bool "Enable 128K DMA region"
964 config DMA_UNCACHED_NONE
965         bool "Disable DMA region"
966 endchoice
967
968
969 comment "Cache Support"
970
971 config BFIN_ICACHE
972         bool "Enable ICACHE"
973         default y
974 config BFIN_EXTMEM_ICACHEABLE
975         bool "Enable ICACHE for external memory"
976         depends on BFIN_ICACHE
977         default y
978 config BFIN_L2_ICACHEABLE
979         bool "Enable ICACHE for L2 SRAM"
980         depends on BFIN_ICACHE
981         depends on BF54x || BF561
982         default n
983
984 config BFIN_DCACHE
985         bool "Enable DCACHE"
986         default y
987 config BFIN_DCACHE_BANKA
988         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
989         depends on BFIN_DCACHE && !BF531
990         default n
991 config BFIN_EXTMEM_DCACHEABLE
992         bool "Enable DCACHE for external memory"
993         depends on BFIN_DCACHE
994         default y
995 choice
996         prompt "External memory DCACHE policy"
997         depends on BFIN_EXTMEM_DCACHEABLE
998         default BFIN_EXTMEM_WRITEBACK if !SMP
999         default BFIN_EXTMEM_WRITETHROUGH if SMP
1000 config BFIN_EXTMEM_WRITEBACK
1001         bool "Write back"
1002         depends on !SMP
1003         help
1004           Write Back Policy:
1005             Cached data will be written back to SDRAM only when needed.
1006             This can give a nice increase in performance, but beware of
1007             broken drivers that do not properly invalidate/flush their
1008             cache.
1009
1010           Write Through Policy:
1011             Cached data will always be written back to SDRAM when the
1012             cache is updated.  This is a completely safe setting, but
1013             performance is worse than Write Back.
1014
1015           If you are unsure of the options and you want to be safe,
1016           then go with Write Through.
1017
1018 config BFIN_EXTMEM_WRITETHROUGH
1019         bool "Write through"
1020         help
1021           Write Back Policy:
1022             Cached data will be written back to SDRAM only when needed.
1023             This can give a nice increase in performance, but beware of
1024             broken drivers that do not properly invalidate/flush their
1025             cache.
1026
1027           Write Through Policy:
1028             Cached data will always be written back to SDRAM when the
1029             cache is updated.  This is a completely safe setting, but
1030             performance is worse than Write Back.
1031
1032           If you are unsure of the options and you want to be safe,
1033           then go with Write Through.
1034
1035 endchoice
1036
1037 config BFIN_L2_DCACHEABLE
1038         bool "Enable DCACHE for L2 SRAM"
1039         depends on BFIN_DCACHE
1040         depends on (BF54x || BF561) && !SMP
1041         default n
1042 choice
1043         prompt "L2 SRAM DCACHE policy"
1044         depends on BFIN_L2_DCACHEABLE
1045         default BFIN_L2_WRITEBACK
1046 config BFIN_L2_WRITEBACK
1047         bool "Write back"
1048
1049 config BFIN_L2_WRITETHROUGH
1050         bool "Write through"
1051 endchoice
1052
1053
1054 comment "Memory Protection Unit"
1055 config MPU
1056         bool "Enable the memory protection unit (EXPERIMENTAL)"
1057         default n
1058         help
1059           Use the processor's MPU to protect applications from accessing
1060           memory they do not own.  This comes at a performance penalty
1061           and is recommended only for debugging.
1062
1063 comment "Asynchronous Memory Configuration"
1064
1065 menu "EBIU_AMGCTL Global Control"
1066 config C_AMCKEN
1067         bool "Enable CLKOUT"
1068         default y
1069
1070 config C_CDPRIO
1071         bool "DMA has priority over core for ext. accesses"
1072         default n
1073
1074 config C_B0PEN
1075         depends on BF561
1076         bool "Bank 0 16 bit packing enable"
1077         default y
1078
1079 config C_B1PEN
1080         depends on BF561
1081         bool "Bank 1 16 bit packing enable"
1082         default y
1083
1084 config C_B2PEN
1085         depends on BF561
1086         bool "Bank 2 16 bit packing enable"
1087         default y
1088
1089 config C_B3PEN
1090         depends on BF561
1091         bool "Bank 3 16 bit packing enable"
1092         default n
1093
1094 choice
1095         prompt "Enable Asynchronous Memory Banks"
1096         default C_AMBEN_ALL
1097
1098 config C_AMBEN
1099         bool "Disable All Banks"
1100
1101 config C_AMBEN_B0
1102         bool "Enable Bank 0"
1103
1104 config C_AMBEN_B0_B1
1105         bool "Enable Bank 0 & 1"
1106
1107 config C_AMBEN_B0_B1_B2
1108         bool "Enable Bank 0 & 1 & 2"
1109
1110 config C_AMBEN_ALL
1111         bool "Enable All Banks"
1112 endchoice
1113 endmenu
1114
1115 menu "EBIU_AMBCTL Control"
1116 config BANK_0
1117         hex "Bank 0 (AMBCTL0.L)"
1118         default 0x7BB0
1119         help
1120           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1121           used to control the Asynchronous Memory Bank 0 settings.
1122
1123 config BANK_1
1124         hex "Bank 1 (AMBCTL0.H)"
1125         default 0x7BB0
1126         default 0x5558 if BF54x
1127         help
1128           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1129           used to control the Asynchronous Memory Bank 1 settings.
1130
1131 config BANK_2
1132         hex "Bank 2 (AMBCTL1.L)"
1133         default 0x7BB0
1134         help
1135           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1136           used to control the Asynchronous Memory Bank 2 settings.
1137
1138 config BANK_3
1139         hex "Bank 3 (AMBCTL1.H)"
1140         default 0x99B3
1141         help
1142           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1143           used to control the Asynchronous Memory Bank 3 settings.
1144
1145 endmenu
1146
1147 config EBIU_MBSCTLVAL
1148         hex "EBIU Bank Select Control Register"
1149         depends on BF54x
1150         default 0
1151
1152 config EBIU_MODEVAL
1153         hex "Flash Memory Mode Control Register"
1154         depends on BF54x
1155         default 1
1156
1157 config EBIU_FCTLVAL
1158         hex "Flash Memory Bank Control Register"
1159         depends on BF54x
1160         default 6
1161 endmenu
1162
1163 #############################################################################
1164 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1165
1166 config PCI
1167         bool "PCI support"
1168         depends on BROKEN
1169         help
1170           Support for PCI bus.
1171
1172 source "drivers/pci/Kconfig"
1173
1174 source "drivers/pcmcia/Kconfig"
1175
1176 source "drivers/pci/hotplug/Kconfig"
1177
1178 endmenu
1179
1180 menu "Executable file formats"
1181
1182 source "fs/Kconfig.binfmt"
1183
1184 endmenu
1185
1186 menu "Power management options"
1187
1188 source "kernel/power/Kconfig"
1189
1190 config ARCH_SUSPEND_POSSIBLE
1191         def_bool y
1192
1193 choice
1194         prompt "Standby Power Saving Mode"
1195         depends on PM
1196         default PM_BFIN_SLEEP_DEEPER
1197 config  PM_BFIN_SLEEP_DEEPER
1198         bool "Sleep Deeper"
1199         help
1200           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1201           power dissipation by disabling the clock to the processor core (CCLK).
1202           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1203           to 0.85 V to provide the greatest power savings, while preserving the
1204           processor state.
1205           The PLL and system clock (SCLK) continue to operate at a very low
1206           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1207           the SDRAM is put into Self Refresh Mode. Typically an external event
1208           such as GPIO interrupt or RTC activity wakes up the processor.
1209           Various Peripherals such as UART, SPORT, PPI may not function as
1210           normal during Sleep Deeper, due to the reduced SCLK frequency.
1211           When in the sleep mode, system DMA access to L1 memory is not supported.
1212
1213           If unsure, select "Sleep Deeper".
1214
1215 config  PM_BFIN_SLEEP
1216         bool "Sleep"
1217         help
1218           Sleep Mode (High Power Savings) - The sleep mode reduces power
1219           dissipation by disabling the clock to the processor core (CCLK).
1220           The PLL and system clock (SCLK), however, continue to operate in
1221           this mode. Typically an external event or RTC activity will wake
1222           up the processor. When in the sleep mode, system DMA access to L1
1223           memory is not supported.
1224
1225           If unsure, select "Sleep Deeper".
1226 endchoice
1227
1228 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1229         depends on PM
1230
1231 config PM_BFIN_WAKE_PH6
1232         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1233         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1234         default n
1235         help
1236           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1237
1238 config PM_BFIN_WAKE_GP
1239         bool "Allow Wake-Up from GPIOs"
1240         depends on PM && BF54x
1241         default n
1242         help
1243           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1244           (all processors, except ADSP-BF549). This option sets
1245           the general-purpose wake-up enable (GPWE) control bit to enable
1246           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1247           On ADSP-BF549 this option enables the the same functionality on the
1248           /MRXON pin also PH7.
1249
1250 endmenu
1251
1252 menu "CPU Frequency scaling"
1253
1254 source "drivers/cpufreq/Kconfig"
1255
1256 config BFIN_CPU_FREQ
1257         bool
1258         depends on CPU_FREQ
1259         select CPU_FREQ_TABLE
1260         default y
1261
1262 config CPU_VOLTAGE
1263         bool "CPU Voltage scaling"
1264         depends on EXPERIMENTAL
1265         depends on CPU_FREQ
1266         default n
1267         help
1268           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1269           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1270           manuals. There is a theoretical risk that during VDDINT transitions
1271           the PLL may unlock.
1272
1273 endmenu
1274
1275 source "net/Kconfig"
1276
1277 source "drivers/Kconfig"
1278
1279 source "drivers/firmware/Kconfig"
1280
1281 source "fs/Kconfig"
1282
1283 source "arch/blackfin/Kconfig.debug"
1284
1285 source "security/Kconfig"
1286
1287 source "crypto/Kconfig"
1288
1289 source "lib/Kconfig"