ARM: vfp: rename check_exception to vfp_hw_state_valid
[linux-2.6.git] / arch / arm / vfp / vfphw.S
1 /*
2  *  linux/arch/arm/vfp/vfphw.S
3  *
4  *  Copyright (C) 2004 ARM Limited.
5  *  Written by Deep Blue Solutions Limited.
6  *
7  * This program is free software; you can redistribute it and/or modify
8  * it under the terms of the GNU General Public License version 2 as
9  * published by the Free Software Foundation.
10  *
11  * This code is called from the kernel's undefined instruction trap.
12  * r9 holds the return address for successful handling.
13  * lr holds the return address for unrecognised instructions.
14  * r10 points at the start of the private FP workspace in the thread structure
15  * sp points to a struct pt_regs (as defined in include/asm/proc/ptrace.h)
16  */
17 #include <asm/thread_info.h>
18 #include <asm/vfpmacros.h>
19 #include "../kernel/entry-header.S"
20
21         .macro  DBGSTR, str
22 #ifdef DEBUG
23         stmfd   sp!, {r0-r3, ip, lr}
24         add     r0, pc, #4
25         bl      printk
26         b       1f
27         .asciz  "<7>VFP: \str\n"
28         .balign 4
29 1:      ldmfd   sp!, {r0-r3, ip, lr}
30 #endif
31         .endm
32
33         .macro  DBGSTR1, str, arg
34 #ifdef DEBUG
35         stmfd   sp!, {r0-r3, ip, lr}
36         mov     r1, \arg
37         add     r0, pc, #4
38         bl      printk
39         b       1f
40         .asciz  "<7>VFP: \str\n"
41         .balign 4
42 1:      ldmfd   sp!, {r0-r3, ip, lr}
43 #endif
44         .endm
45
46         .macro  DBGSTR3, str, arg1, arg2, arg3
47 #ifdef DEBUG
48         stmfd   sp!, {r0-r3, ip, lr}
49         mov     r3, \arg3
50         mov     r2, \arg2
51         mov     r1, \arg1
52         add     r0, pc, #4
53         bl      printk
54         b       1f
55         .asciz  "<7>VFP: \str\n"
56         .balign 4
57 1:      ldmfd   sp!, {r0-r3, ip, lr}
58 #endif
59         .endm
60
61
62 @ VFP hardware support entry point.
63 @
64 @  r0  = faulted instruction
65 @  r2  = faulted PC+4
66 @  r9  = successful return
67 @  r10 = vfp_state union
68 @  r11 = CPU number
69 @  lr  = failure return
70
71 ENTRY(vfp_support_entry)
72         DBGSTR3 "instr %08x pc %08x state %p", r0, r2, r10
73
74         VFPFMRX r1, FPEXC               @ Is the VFP enabled?
75         DBGSTR1 "fpexc %08x", r1
76         tst     r1, #FPEXC_EN
77         bne     look_for_VFP_exceptions @ VFP is already enabled
78
79         DBGSTR1 "enable %x", r10
80         ldr     r3, vfp_current_hw_state_address
81         orr     r1, r1, #FPEXC_EN       @ user FPEXC has the enable bit set
82         ldr     r4, [r3, r11, lsl #2]   @ vfp_current_hw_state pointer
83         bic     r5, r1, #FPEXC_EX       @ make sure exceptions are disabled
84         cmp     r4, r10                 @ this thread owns the hw context?
85         beq     vfp_hw_state_valid
86
87         VFPFMXR FPEXC, r5               @ enable VFP, disable any pending
88                                         @ exceptions, so we can get at the
89                                         @ rest of it
90
91 #ifndef CONFIG_SMP
92         @ Save out the current registers to the old thread state
93         @ No need for SMP since this is not done lazily
94
95         DBGSTR1 "save old state %p", r4
96         cmp     r4, #0
97         beq     no_old_VFP_process
98         VFPFSTMIA r4, r5                @ save the working registers
99         VFPFMRX r5, FPSCR               @ current status
100 #ifndef CONFIG_CPU_FEROCEON
101         tst     r1, #FPEXC_EX           @ is there additional state to save?
102         beq     1f
103         VFPFMRX r6, FPINST              @ FPINST (only if FPEXC.EX is set)
104         tst     r1, #FPEXC_FP2V         @ is there an FPINST2 to read?
105         beq     1f
106         VFPFMRX r8, FPINST2             @ FPINST2 if needed (and present)
107 1:
108 #endif
109         stmia   r4, {r1, r5, r6, r8}    @ save FPEXC, FPSCR, FPINST, FPINST2
110                                         @ and point r4 at the word at the
111                                         @ start of the register dump
112 #endif
113
114 no_old_VFP_process:
115         DBGSTR1 "load state %p", r10
116         str     r10, [r3, r11, lsl #2]  @ update the vfp_current_hw_state pointer
117                                         @ Load the saved state back into the VFP
118         VFPFLDMIA r10, r5               @ reload the working registers while
119                                         @ FPEXC is in a safe state
120         ldmia   r10, {r1, r5, r6, r8}   @ load FPEXC, FPSCR, FPINST, FPINST2
121 #ifndef CONFIG_CPU_FEROCEON
122         tst     r1, #FPEXC_EX           @ is there additional state to restore?
123         beq     1f
124         VFPFMXR FPINST, r6              @ restore FPINST (only if FPEXC.EX is set)
125         tst     r1, #FPEXC_FP2V         @ is there an FPINST2 to write?
126         beq     1f
127         VFPFMXR FPINST2, r8             @ FPINST2 if needed (and present)
128 1:
129 #endif
130         VFPFMXR FPSCR, r5               @ restore status
131
132 @ The context stored in the VFP hardware is up to date with this thread
133 vfp_hw_state_valid:
134         tst     r1, #FPEXC_EX
135         bne     process_exception       @ might as well handle the pending
136                                         @ exception before retrying branch
137                                         @ out before setting an FPEXC that
138                                         @ stops us reading stuff
139         VFPFMXR FPEXC, r1               @ restore FPEXC last
140         sub     r2, r2, #4
141         str     r2, [sp, #S_PC]         @ retry the instruction
142 #ifdef CONFIG_PREEMPT
143         get_thread_info r10
144         ldr     r4, [r10, #TI_PREEMPT]  @ get preempt count
145         sub     r11, r4, #1             @ decrement it
146         str     r11, [r10, #TI_PREEMPT]
147 #endif
148         mov     pc, r9                  @ we think we have handled things
149
150
151 look_for_VFP_exceptions:
152         @ Check for synchronous or asynchronous exception
153         tst     r1, #FPEXC_EX | FPEXC_DEX
154         bne     process_exception
155         @ On some implementations of the VFP subarch 1, setting FPSCR.IXE
156         @ causes all the CDP instructions to be bounced synchronously without
157         @ setting the FPEXC.EX bit
158         VFPFMRX r5, FPSCR
159         tst     r5, #FPSCR_IXE
160         bne     process_exception
161
162         @ Fall into hand on to next handler - appropriate coproc instr
163         @ not recognised by VFP
164
165         DBGSTR  "not VFP"
166 #ifdef CONFIG_PREEMPT
167         get_thread_info r10
168         ldr     r4, [r10, #TI_PREEMPT]  @ get preempt count
169         sub     r11, r4, #1             @ decrement it
170         str     r11, [r10, #TI_PREEMPT]
171 #endif
172         mov     pc, lr
173
174 process_exception:
175         DBGSTR  "bounce"
176         mov     r2, sp                  @ nothing stacked - regdump is at TOS
177         mov     lr, r9                  @ setup for a return to the user code.
178
179         @ Now call the C code to package up the bounce to the support code
180         @   r0 holds the trigger instruction
181         @   r1 holds the FPEXC value
182         @   r2 pointer to register dump
183         b       VFP_bounce              @ we have handled this - the support
184                                         @ code will raise an exception if
185                                         @ required. If not, the user code will
186                                         @ retry the faulted instruction
187 ENDPROC(vfp_support_entry)
188
189 ENTRY(vfp_save_state)
190         @ Save the current VFP state
191         @ r0 - save location
192         @ r1 - FPEXC
193         DBGSTR1 "save VFP state %p", r0
194         VFPFSTMIA r0, r2                @ save the working registers
195         VFPFMRX r2, FPSCR               @ current status
196         tst     r1, #FPEXC_EX           @ is there additional state to save?
197         beq     1f
198         VFPFMRX r3, FPINST              @ FPINST (only if FPEXC.EX is set)
199         tst     r1, #FPEXC_FP2V         @ is there an FPINST2 to read?
200         beq     1f
201         VFPFMRX r12, FPINST2            @ FPINST2 if needed (and present)
202 1:
203         stmia   r0, {r1, r2, r3, r12}   @ save FPEXC, FPSCR, FPINST, FPINST2
204         mov     pc, lr
205 ENDPROC(vfp_save_state)
206
207         .align
208 vfp_current_hw_state_address:
209         .word   vfp_current_hw_state
210
211         .macro  tbl_branch, base, tmp, shift
212 #ifdef CONFIG_THUMB2_KERNEL
213         adr     \tmp, 1f
214         add     \tmp, \tmp, \base, lsl \shift
215         mov     pc, \tmp
216 #else
217         add     pc, pc, \base, lsl \shift
218         mov     r0, r0
219 #endif
220 1:
221         .endm
222
223 ENTRY(vfp_get_float)
224         tbl_branch r0, r3, #3
225         .irp    dr,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15
226 1:      mrc     p10, 0, r0, c\dr, c0, 0 @ fmrs  r0, s0
227         mov     pc, lr
228         .org    1b + 8
229 1:      mrc     p10, 0, r0, c\dr, c0, 4 @ fmrs  r0, s1
230         mov     pc, lr
231         .org    1b + 8
232         .endr
233 ENDPROC(vfp_get_float)
234
235 ENTRY(vfp_put_float)
236         tbl_branch r1, r3, #3
237         .irp    dr,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15
238 1:      mcr     p10, 0, r0, c\dr, c0, 0 @ fmsr  r0, s0
239         mov     pc, lr
240         .org    1b + 8
241 1:      mcr     p10, 0, r0, c\dr, c0, 4 @ fmsr  r0, s1
242         mov     pc, lr
243         .org    1b + 8
244         .endr
245 ENDPROC(vfp_put_float)
246
247 ENTRY(vfp_get_double)
248         tbl_branch r0, r3, #3
249         .irp    dr,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15
250 1:      fmrrd   r0, r1, d\dr
251         mov     pc, lr
252         .org    1b + 8
253         .endr
254 #ifdef CONFIG_VFPv3
255         @ d16 - d31 registers
256         .irp    dr,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15
257 1:      mrrc    p11, 3, r0, r1, c\dr    @ fmrrd r0, r1, d\dr
258         mov     pc, lr
259         .org    1b + 8
260         .endr
261 #endif
262
263         @ virtual register 16 (or 32 if VFPv3) for compare with zero
264         mov     r0, #0
265         mov     r1, #0
266         mov     pc, lr
267 ENDPROC(vfp_get_double)
268
269 ENTRY(vfp_put_double)
270         tbl_branch r2, r3, #3
271         .irp    dr,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15
272 1:      fmdrr   d\dr, r0, r1
273         mov     pc, lr
274         .org    1b + 8
275         .endr
276 #ifdef CONFIG_VFPv3
277         @ d16 - d31 registers
278         .irp    dr,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15
279 1:      mcrr    p11, 3, r0, r1, c\dr    @ fmdrr r0, r1, d\dr
280         mov     pc, lr
281         .org    1b + 8
282         .endr
283 #endif
284 ENDPROC(vfp_put_double)