Merge branch 'x86-cpu-for-linus' of git://git.kernel.org/pub/scm/linux/kernel/git...
[linux-2.6.git] / arch / arm / plat-mxc / include / mach / mx27.h
1 /*
2  * Copyright 2004-2007 Freescale Semiconductor, Inc. All Rights Reserved.
3  * Copyright 2008 Juergen Beisert, kernel@pengutronix.de
4  *
5  * This contains i.MX27-specific hardware definitions. For those
6  * hardware pieces that are common between i.MX21 and i.MX27, have a
7  * look at mx2x.h.
8  *
9  * This program is free software; you can redistribute it and/or
10  * modify it under the terms of the GNU General Public License
11  * as published by the Free Software Foundation; either version 2
12  * of the License, or (at your option) any later version.
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston,
21  * MA  02110-1301, USA.
22  */
23
24 #ifndef __ASM_ARCH_MXC_MX27_H__
25 #define __ASM_ARCH_MXC_MX27_H__
26
27 /* IRAM */
28 #define IRAM_BASE_ADDR          0xFFFF4C00      /* internal ram */
29
30 #define MSHC_BASE_ADDR          (AIPI_BASE_ADDR + 0x18000)
31 #define GPT5_BASE_ADDR          (AIPI_BASE_ADDR + 0x19000)
32 #define GPT4_BASE_ADDR          (AIPI_BASE_ADDR + 0x1A000)
33 #define UART5_BASE_ADDR         (AIPI_BASE_ADDR + 0x1B000)
34 #define UART6_BASE_ADDR         (AIPI_BASE_ADDR + 0x1C000)
35 #define I2C2_BASE_ADDR          (AIPI_BASE_ADDR + 0x1D000)
36 #define SDHC3_BASE_ADDR         (AIPI_BASE_ADDR + 0x1E000)
37 #define GPT6_BASE_ADDR          (AIPI_BASE_ADDR + 0x1F000)
38 #define VPU_BASE_ADDR           (AIPI_BASE_ADDR + 0x23000)
39 #define OTG_BASE_ADDR           USBOTG_BASE_ADDR
40 #define SAHARA_BASE_ADDR        (AIPI_BASE_ADDR + 0x25000)
41 #define IIM_BASE_ADDR           (AIPI_BASE_ADDR + 0x28000)
42 #define RTIC_BASE_ADDR          (AIPI_BASE_ADDR + 0x2A000)
43 #define FEC_BASE_ADDR           (AIPI_BASE_ADDR + 0x2B000)
44 #define SCC_BASE_ADDR           (AIPI_BASE_ADDR + 0x2C000)
45 #define ETB_BASE_ADDR           (AIPI_BASE_ADDR + 0x3B000)
46 #define ETB_RAM_BASE_ADDR       (AIPI_BASE_ADDR + 0x3C000)
47
48 /* ROM patch */
49 #define ROMP_BASE_ADDR          0x10041000
50
51 #define ATA_BASE_ADDR           (SAHB1_BASE_ADDR + 0x1000)
52
53 /* Memory regions and CS */
54 #define SDRAM_BASE_ADDR         0xA0000000
55 #define CSD1_BASE_ADDR          0xB0000000
56
57 #define CS0_BASE_ADDR           0xC0000000
58 #define CS1_BASE_ADDR           0xC8000000
59 #define CS2_BASE_ADDR           0xD0000000
60 #define CS3_BASE_ADDR           0xD2000000
61 #define CS4_BASE_ADDR           0xD4000000
62 #define CS5_BASE_ADDR           0xD6000000
63 #define PCMCIA_MEM_BASE_ADDR    0xDC000000
64
65 /* NAND, SDRAM, WEIM, M3IF, EMI controllers */
66 #define X_MEMC_BASE_ADDR        0xD8000000
67 #define X_MEMC_BASE_ADDR_VIRT   0xF4200000
68 #define X_MEMC_SIZE             SZ_1M
69
70 #define NFC_BASE_ADDR           (X_MEMC_BASE_ADDR)
71 #define SDRAMC_BASE_ADDR        (X_MEMC_BASE_ADDR + 0x1000)
72 #define WEIM_BASE_ADDR          (X_MEMC_BASE_ADDR + 0x2000)
73 #define M3IF_BASE_ADDR          (X_MEMC_BASE_ADDR + 0x3000)
74 #define PCMCIA_CTL_BASE_ADDR    (X_MEMC_BASE_ADDR + 0x4000)
75
76 /* fixed interrupt numbers */
77 #define MXC_INT_CCM             63
78 #define MXC_INT_IIM             62
79 #define MXC_INT_SAHARA          59
80 #define MXC_INT_SCC_SCM         58
81 #define MXC_INT_SCC_SMN         57
82 #define MXC_INT_USB3            56
83 #define MXC_INT_USB2            55
84 #define MXC_INT_USB1            54
85 #define MXC_INT_VPU             53
86 #define MXC_INT_FEC             50
87 #define MXC_INT_UART5           49
88 #define MXC_INT_UART6           48
89 #define MXC_INT_ATA             30
90 #define MXC_INT_SDHC3           9
91 #define MXC_INT_SDHC            7
92 #define MXC_INT_RTIC            5
93 #define MXC_INT_GPT4            4
94 #define MXC_INT_GPT5            3
95 #define MXC_INT_GPT6            2
96 #define MXC_INT_I2C2            1
97
98 /* fixed DMA request numbers */
99 #define DMA_REQ_NFC             37
100 #define DMA_REQ_SDHC3           36
101 #define DMA_REQ_UART6_RX        35
102 #define DMA_REQ_UART6_TX        34
103 #define DMA_REQ_UART5_RX        33
104 #define DMA_REQ_UART5_TX        32
105 #define DMA_REQ_ATA_RCV         29
106 #define DMA_REQ_ATA_TX          28
107 #define DMA_REQ_MSHC            4
108
109 /* silicon revisions specific to i.MX27 */
110 #define CHIP_REV_1_0            0x00
111 #define CHIP_REV_2_0            0x01
112
113 #ifndef __ASSEMBLY__
114 extern int mx27_revision(void);
115 #endif
116
117 /* Mandatory defines used globally */
118
119 #endif /* __ASM_ARCH_MXC_MX27_H__ */