ARM: tegra2: Add LP2 Timers
[linux-2.6.git] / arch / arm / mach-tegra / timer-t2.c
1 /*
2  * arch/arch/mach-tegra/timer.c
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * This software is licensed under the terms of the GNU General Public
10  * License version 2, as published by the Free Software Foundation, and
11  * may be copied, distributed, and modified under those terms.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  */
19
20 #include <linux/init.h>
21 #include <linux/err.h>
22 #include <linux/sched.h>
23 #include <linux/time.h>
24 #include <linux/interrupt.h>
25 #include <linux/irq.h>
26 #include <linux/clockchips.h>
27 #include <linux/clocksource.h>
28 #include <linux/clk.h>
29 #include <linux/io.h>
30 #include <linux/syscore_ops.h>
31
32 #include <asm/mach/time.h>
33 #include <asm/localtimer.h>
34 #include <asm/sched_clock.h>
35
36 #include <mach/iomap.h>
37 #include <mach/irqs.h>
38
39 #include "board.h"
40 #include "clock.h"
41
42 #define RTC_SECONDS            0x08
43 #define RTC_SHADOW_SECONDS     0x0c
44 #define RTC_MILLISECONDS       0x10
45
46 #define TIMERUS_CNTR_1US 0x10
47 #define TIMERUS_USEC_CFG 0x14
48 #define TIMERUS_CNTR_FREEZE 0x4c
49
50 #define TIMER1_OFFSET (TEGRA_TMR1_BASE-TEGRA_TMR1_BASE)
51 #define TIMER2_OFFSET (TEGRA_TMR2_BASE-TEGRA_TMR1_BASE)
52 #define TIMER3_OFFSET (TEGRA_TMR3_BASE-TEGRA_TMR1_BASE)
53 #define TIMER4_OFFSET (TEGRA_TMR4_BASE-TEGRA_TMR1_BASE)
54
55 #define TIMER_PTV 0x0
56 #define TIMER_PCR 0x4
57
58 static void __iomem *timer_reg_base = IO_ADDRESS(TEGRA_TMR1_BASE);
59 static void __iomem *rtc_base = IO_ADDRESS(TEGRA_RTC_BASE);
60
61 static struct timespec persistent_ts;
62 static u64 persistent_ms, last_persistent_ms;
63 static u32 usec_offset;
64 static bool usec_suspended;
65
66 #define timer_writel(value, reg) \
67         __raw_writel(value, (u32)timer_reg_base + (reg))
68 #define timer_readl(reg) \
69         __raw_readl((u32)timer_reg_base + (reg))
70
71 static int tegra_timer_set_next_event(unsigned long cycles,
72                                          struct clock_event_device *evt)
73 {
74         u32 reg;
75
76         reg = 0x80000000 | ((cycles > 1) ? (cycles-1) : 0);
77         timer_writel(reg, TIMER3_OFFSET + TIMER_PTV);
78
79         return 0;
80 }
81
82 static void tegra_timer_set_mode(enum clock_event_mode mode,
83                                     struct clock_event_device *evt)
84 {
85         u32 reg;
86
87         timer_writel(0, TIMER3_OFFSET + TIMER_PTV);
88
89         switch (mode) {
90         case CLOCK_EVT_MODE_PERIODIC:
91                 reg = 0xC0000000 | ((1000000/HZ)-1);
92                 timer_writel(reg, TIMER3_OFFSET + TIMER_PTV);
93                 break;
94         case CLOCK_EVT_MODE_ONESHOT:
95                 break;
96         case CLOCK_EVT_MODE_UNUSED:
97         case CLOCK_EVT_MODE_SHUTDOWN:
98         case CLOCK_EVT_MODE_RESUME:
99                 break;
100         }
101 }
102
103 static struct clock_event_device tegra_clockevent = {
104         .name           = "timer0",
105         .rating         = 300,
106         .features       = CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_PERIODIC,
107         .set_next_event = tegra_timer_set_next_event,
108         .set_mode       = tegra_timer_set_mode,
109 };
110
111 static DEFINE_CLOCK_DATA(cd);
112
113 /*
114  * Constants generated by clocks_calc_mult_shift(m, s, 1MHz, NSEC_PER_SEC, 60).
115  * This gives a resolution of about 1us and a wrap period of about 1h11min.
116  */
117 #define SC_MULT         4194304000u
118 #define SC_SHIFT        22
119
120 static u32 notrace tegra_read_usec(void)
121 {
122         u32 cyc = usec_offset;
123         if (!usec_suspended)
124                 cyc += timer_readl(TIMERUS_CNTR_1US);
125         return cyc;
126 }
127
128 unsigned long long notrace sched_clock(void)
129 {
130         u32 cyc = tegra_read_usec();
131         return cyc_to_fixed_sched_clock(&cd, cyc, (u32)~0, SC_MULT, SC_SHIFT);
132 }
133
134 static void notrace tegra_update_sched_clock(void)
135 {
136         u32 cyc = tegra_read_usec();
137         update_sched_clock(&cd, cyc, (u32)~0);
138 }
139
140 /*
141  * tegra_rtc_read - Reads the Tegra RTC registers
142  * Care must be taken that this funciton is not called while the
143  * tegra_rtc driver could be executing to avoid race conditions
144  * on the RTC shadow register
145  */
146 u64 tegra_rtc_read_ms(void)
147 {
148         u32 ms = readl(rtc_base + RTC_MILLISECONDS);
149         u32 s = readl(rtc_base + RTC_SHADOW_SECONDS);
150         return (u64)s * MSEC_PER_SEC + ms;
151 }
152
153 /*
154  * read_persistent_clock -  Return time from a persistent clock.
155  *
156  * Reads the time from a source which isn't disabled during PM, the
157  * 32k sync timer.  Convert the cycles elapsed since last read into
158  * nsecs and adds to a monotonically increasing timespec.
159  * Care must be taken that this funciton is not called while the
160  * tegra_rtc driver could be executing to avoid race conditions
161  * on the RTC shadow register
162  */
163 void read_persistent_clock(struct timespec *ts)
164 {
165         u64 delta;
166         struct timespec *tsp = &persistent_ts;
167
168         last_persistent_ms = persistent_ms;
169         persistent_ms = tegra_rtc_read_ms();
170         delta = persistent_ms - last_persistent_ms;
171
172         timespec_add_ns(tsp, delta * NSEC_PER_MSEC);
173         *ts = *tsp;
174 }
175
176 static irqreturn_t tegra_timer_interrupt(int irq, void *dev_id)
177 {
178         struct clock_event_device *evt = (struct clock_event_device *)dev_id;
179         timer_writel(1<<30, TIMER3_OFFSET + TIMER_PCR);
180         evt->event_handler(evt);
181         return IRQ_HANDLED;
182 }
183
184 static struct irqaction tegra_timer_irq = {
185         .name           = "timer0",
186         .flags          = IRQF_DISABLED | IRQF_TIMER | IRQF_TRIGGER_HIGH,
187         .handler        = tegra_timer_interrupt,
188         .dev_id         = &tegra_clockevent,
189         .irq            = INT_TMR3,
190 };
191
192 static u32 usec_config;
193
194 static int tegra_timer_suspend(void)
195 {
196         usec_config = timer_readl(TIMERUS_USEC_CFG);
197
198         usec_offset += timer_readl(TIMERUS_CNTR_1US);
199         usec_suspended = true;
200
201         return 0;
202 }
203
204 static void tegra_timer_resume(void)
205 {
206         timer_writel(usec_config, TIMERUS_USEC_CFG);
207
208         usec_offset -= timer_readl(TIMERUS_CNTR_1US);
209         usec_suspended = false;
210 }
211
212 static struct syscore_ops tegra_timer_syscore_ops = {
213         .suspend = tegra_timer_suspend,
214         .resume = tegra_timer_resume,
215 };
216
217 static void __init tegra_init_timer(void)
218 {
219         struct clk *clk;
220         unsigned long rate = clk_measure_input_freq();
221         int ret;
222
223         clk = clk_get_sys("timer", NULL);
224         BUG_ON(IS_ERR(clk));
225         clk_enable(clk);
226
227         /*
228          * rtc registers are used by read_persistent_clock, keep the rtc clock
229          * enabled
230          */
231         clk = clk_get_sys("rtc-tegra", NULL);
232         BUG_ON(IS_ERR(clk));
233         clk_enable(clk);
234
235 #ifdef CONFIG_HAVE_ARM_TWD
236         twd_base = IO_ADDRESS(TEGRA_ARM_PERIF_BASE + 0x600);
237 #endif
238
239         switch (rate) {
240         case 12000000:
241                 timer_writel(0x000b, TIMERUS_USEC_CFG);
242                 break;
243         case 13000000:
244                 timer_writel(0x000c, TIMERUS_USEC_CFG);
245                 break;
246         case 19200000:
247                 timer_writel(0x045f, TIMERUS_USEC_CFG);
248                 break;
249         case 26000000:
250                 timer_writel(0x0019, TIMERUS_USEC_CFG);
251                 break;
252         default:
253                 WARN(1, "Unknown clock rate");
254         }
255
256         init_fixed_sched_clock(&cd, tegra_update_sched_clock, 32,
257                                1000000, SC_MULT, SC_SHIFT);
258
259         if (clocksource_mmio_init(timer_reg_base + TIMERUS_CNTR_1US,
260                 "timer_us", 1000000, 300, 32, clocksource_mmio_readl_up)) {
261                 printk(KERN_ERR "Failed to register clocksource\n");
262                 BUG();
263         }
264
265         ret = setup_irq(tegra_timer_irq.irq, &tegra_timer_irq);
266         if (ret) {
267                 printk(KERN_ERR "Failed to register timer IRQ: %d\n", ret);
268                 BUG();
269         }
270
271         clockevents_calc_mult_shift(&tegra_clockevent, 1000000, 5);
272         tegra_clockevent.max_delta_ns =
273                 clockevent_delta2ns(0x1fffffff, &tegra_clockevent);
274         tegra_clockevent.min_delta_ns =
275                 clockevent_delta2ns(0x1, &tegra_clockevent);
276         tegra_clockevent.cpumask = cpu_all_mask;
277         tegra_clockevent.irq = tegra_timer_irq.irq;
278         clockevents_register_device(&tegra_clockevent);
279
280         register_syscore_ops(&tegra_timer_syscore_ops);
281 }
282
283 struct sys_timer tegra_timer = {
284         .init = tegra_init_timer,
285 };
286
287 void tegra2_lp2_set_trigger(unsigned long cycles)
288 {
289         timer_writel(0, TIMER4_OFFSET + TIMER_PTV);
290         if (cycles) {
291                 u32 reg = 0x80000000ul | min(0x1ffffffful, cycles);
292                 timer_writel(reg, TIMER4_OFFSET + TIMER_PTV);
293         }
294 }
295 EXPORT_SYMBOL(tegra2_lp2_set_trigger);
296
297 unsigned long tegra2_lp2_timer_remain(void)
298 {
299         return timer_readl(TIMER4_OFFSET + TIMER_PCR) & 0x1ffffffful;
300 }