ARM: tegra: emc: add eack_disable functionality
[linux-2.6.git] / arch / arm / mach-tegra / tegra3_emc.c
1 /*
2  * arch/arm/mach-tegra/tegra3_emc.c
3  *
4  * Copyright (C) 2011 NVIDIA Corporation
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License as published by
8  * the Free Software Foundation; either version 2 of the License, or
9  * (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful, but WITHOUT
12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
14  * more details.
15  *
16  * You should have received a copy of the GNU General Public License along
17  * with this program; if not, write to the Free Software Foundation, Inc.,
18  * 51 Franklin Street, Fifth Floor, Boston, MA  02110-1301, USA.
19  *
20  */
21
22 #include <linux/kernel.h>
23 #include <linux/clk.h>
24 #include <linux/err.h>
25 #include <linux/io.h>
26 #include <linux/module.h>
27 #include <linux/delay.h>
28 #include <linux/suspend.h>
29 #include <linux/debugfs.h>
30 #include <linux/seq_file.h>
31
32 #include <asm/cputime.h>
33 #include <asm/cacheflush.h>
34
35 #include <mach/iomap.h>
36
37 #include "clock.h"
38 #include "dvfs.h"
39 #include "tegra3_emc.h"
40
41 #ifdef CONFIG_TEGRA_EMC_SCALING_ENABLE
42 static bool emc_enable = true;
43 #else
44 static bool emc_enable;
45 #endif
46 module_param(emc_enable, bool, 0644);
47
48 #define EMC_MIN_RATE_DDR3               25500000
49 #define EMC_STATUS_UPDATE_TIMEOUT       100
50 #define TEGRA_EMC_TABLE_MAX_SIZE        16
51
52 enum {
53         DLL_CHANGE_NONE = 0,
54         DLL_CHANGE_ON,
55         DLL_CHANGE_OFF,
56 };
57
58 #define EMC_CLK_DIV_SHIFT               0
59 #define EMC_CLK_DIV_MASK                (0xFF << EMC_CLK_DIV_SHIFT)
60 #define EMC_CLK_SOURCE_SHIFT            30
61 #define EMC_CLK_SOURCE_MASK             (0x3 << EMC_CLK_SOURCE_SHIFT)
62 #define EMC_CLK_LOW_JITTER_ENABLE       (0x1 << 29)
63 #define EMC_CLK_MC_SAME_FREQ            (0x1 << 16)
64
65 #define BURST_REG_LIST \
66         DEFINE_REG(TEGRA_EMC_BASE, EMC_RC),                     \
67         DEFINE_REG(TEGRA_EMC_BASE, EMC_RFC),                    \
68         DEFINE_REG(TEGRA_EMC_BASE, EMC_RAS),                    \
69         DEFINE_REG(TEGRA_EMC_BASE, EMC_RP),                     \
70         DEFINE_REG(TEGRA_EMC_BASE, EMC_R2W),                    \
71         DEFINE_REG(TEGRA_EMC_BASE, EMC_W2R),                    \
72         DEFINE_REG(TEGRA_EMC_BASE, EMC_R2P),                    \
73         DEFINE_REG(TEGRA_EMC_BASE, EMC_W2P),                    \
74         DEFINE_REG(TEGRA_EMC_BASE, EMC_RD_RCD),                 \
75         DEFINE_REG(TEGRA_EMC_BASE, EMC_WR_RCD),                 \
76         DEFINE_REG(TEGRA_EMC_BASE, EMC_RRD),                    \
77         DEFINE_REG(TEGRA_EMC_BASE, EMC_REXT),                   \
78         DEFINE_REG(TEGRA_EMC_BASE, EMC_WEXT),                   \
79         DEFINE_REG(TEGRA_EMC_BASE, EMC_WDV),                    \
80         DEFINE_REG(TEGRA_EMC_BASE, EMC_QUSE),                   \
81         DEFINE_REG(TEGRA_EMC_BASE, EMC_QRST),                   \
82         DEFINE_REG(TEGRA_EMC_BASE, EMC_QSAFE),                  \
83         DEFINE_REG(TEGRA_EMC_BASE, EMC_RDV),                    \
84         DEFINE_REG(TEGRA_EMC_BASE, EMC_REFRESH),                \
85         DEFINE_REG(TEGRA_EMC_BASE, EMC_BURST_REFRESH_NUM),      \
86         DEFINE_REG(TEGRA_EMC_BASE, EMC_PRE_REFRESH_REQ_CNT),    \
87         DEFINE_REG(TEGRA_EMC_BASE, EMC_PDEX2WR),                \
88         DEFINE_REG(TEGRA_EMC_BASE, EMC_PDEX2RD),                \
89         DEFINE_REG(TEGRA_EMC_BASE, EMC_PCHG2PDEN),              \
90         DEFINE_REG(TEGRA_EMC_BASE, EMC_ACT2PDEN),               \
91         DEFINE_REG(TEGRA_EMC_BASE, EMC_AR2PDEN),                \
92         DEFINE_REG(TEGRA_EMC_BASE, EMC_RW2PDEN),                \
93         DEFINE_REG(TEGRA_EMC_BASE, EMC_TXSR),                   \
94         DEFINE_REG(TEGRA_EMC_BASE, EMC_TXSRDLL),                \
95         DEFINE_REG(TEGRA_EMC_BASE, EMC_TCKE),                   \
96         DEFINE_REG(TEGRA_EMC_BASE, EMC_TFAW),                   \
97         DEFINE_REG(TEGRA_EMC_BASE, EMC_TRPAB),                  \
98         DEFINE_REG(TEGRA_EMC_BASE, EMC_TCLKSTABLE),             \
99         DEFINE_REG(TEGRA_EMC_BASE, EMC_TCLKSTOP),               \
100         DEFINE_REG(TEGRA_EMC_BASE, EMC_TREFBW),                 \
101         DEFINE_REG(TEGRA_EMC_BASE, EMC_QUSE_EXTRA),             \
102         DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_CFG6),              \
103         DEFINE_REG(TEGRA_EMC_BASE, EMC_ODT_WRITE),              \
104         DEFINE_REG(TEGRA_EMC_BASE, EMC_ODT_READ),               \
105         DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_CFG5),              \
106         DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_DIG_DLL),            \
107         DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_DIG_DLL_PERIOD),     \
108         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS0),         \
109         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS1),         \
110         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS2),         \
111         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS3),         \
112         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS4),         \
113         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS5),         \
114         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS6),         \
115         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS7),         \
116         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE0),        \
117         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE1),        \
118         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE2),        \
119         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE3),        \
120         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE4),        \
121         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE5),        \
122         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE6),        \
123         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE7),        \
124         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS0),        \
125         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS1),        \
126         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS2),        \
127         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS3),        \
128         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS4),        \
129         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS5),        \
130         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS6),        \
131         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS7),        \
132         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ0),          \
133         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ1),          \
134         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ2),          \
135         DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ3),          \
136         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2CMDPADCTRL),          \
137         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQSPADCTRL2),         \
138         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQPADCTRL2),          \
139         DEFINE_REG(0             , EMC_XM2CLKPADCTRL),          \
140         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2COMPPADCTRL),         \
141         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2VTTGENPADCTRL),       \
142         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2VTTGENPADCTRL2),      \
143         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2QUSEPADCTRL),         \
144         DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQSPADCTRL3),         \
145         DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT_TERM_CTRL),          \
146         DEFINE_REG(TEGRA_EMC_BASE, EMC_ZCAL_INTERVAL),          \
147         DEFINE_REG(TEGRA_EMC_BASE, EMC_ZCAL_WAIT_CNT),          \
148         DEFINE_REG(TEGRA_EMC_BASE, EMC_MRS_WAIT_CNT),           \
149         DEFINE_REG(TEGRA_EMC_BASE, EMC_AUTO_CAL_CONFIG),        \
150         DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT),                    \
151         DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT_DURATION),           \
152         DEFINE_REG(TEGRA_EMC_BASE, EMC_DYN_SELF_REF_CONTROL),   \
153                                                                 \
154         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_CFG),             \
155         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_OUTSTANDING_REQ), \
156         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RCD),      \
157         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RP),       \
158         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RC),       \
159         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RAS),      \
160         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_FAW),      \
161         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RRD),      \
162         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RAP2PRE),  \
163         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_WAP2PRE),  \
164         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_R2R),      \
165         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_W2W),      \
166         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_R2W),      \
167         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_W2R),      \
168         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_DA_TURNS),        \
169         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_DA_COVERS),       \
170         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_MISC0),           \
171         DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_RING1_THROTTLE),  \
172                                                                 \
173         DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_SPARE),             \
174         DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_RSV),
175
176 #define DEFINE_REG(base, reg) ((base) ? ((u32)IO_ADDRESS((base)) + (reg)) : 0)
177 static const u32 burst_reg_addr[TEGRA_EMC_NUM_REGS] = {
178         BURST_REG_LIST
179 };
180 #undef DEFINE_REG
181
182 #define DEFINE_REG(base, reg)   reg##_INDEX
183 enum {
184         BURST_REG_LIST
185 };
186 #undef DEFINE_REG
187
188 static int emc_num_burst_regs;
189
190 static struct clk_mux_sel tegra_emc_clk_sel[TEGRA_EMC_TABLE_MAX_SIZE];
191 static struct tegra_emc_table start_timing;
192 static const struct tegra_emc_table *emc_timing;
193 static unsigned long dram_over_temp_state = DRAM_OVER_TEMP_NONE;
194
195 static const u32 *dram_to_soc_bit_map;
196 static const struct tegra_emc_table *tegra_emc_table;
197 static int tegra_emc_table_size;
198
199 static u32 dram_dev_num;
200 static u32 emc_cfg_saved;
201 static u32 dram_type = -1;
202
203 static struct clk *emc;
204 static struct clk *bridge;
205
206 static struct {
207         cputime64_t time_at_clock[TEGRA_EMC_TABLE_MAX_SIZE];
208         int last_sel;
209         u64 last_update;
210         u64 clkchange_count;
211         spinlock_t spinlock;
212 } emc_stats;
213
214 static DEFINE_SPINLOCK(emc_access_lock);
215
216 static void __iomem *emc_base = IO_ADDRESS(TEGRA_EMC_BASE);
217 static void __iomem *mc_base = IO_ADDRESS(TEGRA_MC_BASE);
218 static void __iomem *clk_base = IO_ADDRESS(TEGRA_CLK_RESET_BASE);
219
220 static inline void emc_writel(u32 val, unsigned long addr)
221 {
222         writel(val, (u32)emc_base + addr);
223         barrier();
224 }
225 static inline u32 emc_readl(unsigned long addr)
226 {
227         return readl((u32)emc_base + addr);
228 }
229 static inline void mc_writel(u32 val, unsigned long addr)
230 {
231         writel(val, (u32)mc_base + addr);
232         barrier();
233 }
234 static inline u32 mc_readl(unsigned long addr)
235 {
236         return readl((u32)mc_base + addr);
237 }
238
239 static void emc_last_stats_update(int last_sel)
240 {
241         unsigned long flags;
242         u64 cur_jiffies = get_jiffies_64();
243
244         spin_lock_irqsave(&emc_stats.spinlock, flags);
245
246         if (emc_stats.last_sel < TEGRA_EMC_TABLE_MAX_SIZE)
247                 emc_stats.time_at_clock[emc_stats.last_sel] = cputime64_add(
248                         emc_stats.time_at_clock[emc_stats.last_sel],
249                         cputime64_sub(cur_jiffies, emc_stats.last_update));
250
251         emc_stats.last_update = cur_jiffies;
252
253         if (last_sel < TEGRA_EMC_TABLE_MAX_SIZE) {
254                 emc_stats.clkchange_count++;
255                 emc_stats.last_sel = last_sel;
256         }
257         spin_unlock_irqrestore(&emc_stats.spinlock, flags);
258 }
259
260 static int wait_for_update(u32 status_reg, u32 bit_mask, bool updated_state)
261 {
262         int i;
263         for (i = 0; i < EMC_STATUS_UPDATE_TIMEOUT; i++) {
264                 if (!!(emc_readl(status_reg) & bit_mask) == updated_state)
265                         return 0;
266                 udelay(1);
267         }
268         return -ETIMEDOUT;
269 }
270
271 static inline void emc_timing_update(void)
272 {
273         int err;
274
275         emc_writel(0x1, EMC_TIMING_CONTROL);
276         err = wait_for_update(EMC_STATUS,
277                               EMC_STATUS_TIMING_UPDATE_STALLED, false);
278         if (err) {
279                 pr_err("%s: timing update error: %d", __func__, err);
280                 BUG();
281         }
282 }
283
284 static inline void auto_cal_disable(void)
285 {
286         int err;
287
288         emc_writel(0, EMC_AUTO_CAL_INTERVAL);
289         err = wait_for_update(EMC_AUTO_CAL_STATUS,
290                               EMC_AUTO_CAL_STATUS_ACTIVE, false);
291         if (err) {
292                 pr_err("%s: disable auto-cal error: %d", __func__, err);
293                 BUG();
294         }
295 }
296
297 static inline void set_over_temp_timing(
298         const struct tegra_emc_table *next_timing, unsigned long state)
299 {
300 #define REFRESH_SPEEDUP(val)                                                  \
301         do {                                                                  \
302                 val = ((val) & 0xFFFF0000) | (((val) & 0xFFFF) >> 2);         \
303         } while (0)
304
305         u32 ref = next_timing->burst_regs[EMC_REFRESH_INDEX];
306         u32 pre_ref = next_timing->burst_regs[EMC_PRE_REFRESH_REQ_CNT_INDEX];
307         u32 dsr_cntrl = next_timing->burst_regs[EMC_DYN_SELF_REF_CONTROL_INDEX];
308
309         switch (state) {
310         case DRAM_OVER_TEMP_NONE:
311                 break;
312         case DRAM_OVER_TEMP_REFRESH:
313                 REFRESH_SPEEDUP(ref);
314                 REFRESH_SPEEDUP(pre_ref);
315                 REFRESH_SPEEDUP(dsr_cntrl);
316                 break;
317         default:
318                 pr_err("%s: Failed to set dram over temp state %lu\n",
319                        __func__, state);
320                 BUG();
321         }
322
323         __raw_writel(ref, burst_reg_addr[EMC_REFRESH_INDEX]);
324         __raw_writel(pre_ref, burst_reg_addr[EMC_PRE_REFRESH_REQ_CNT_INDEX]);
325         __raw_writel(dsr_cntrl, burst_reg_addr[EMC_DYN_SELF_REF_CONTROL_INDEX]);
326 }
327
328 static inline void set_mc_arbiter_limits(void)
329 {
330         u32 reg = mc_readl(MC_EMEM_ARB_OUTSTANDING_REQ);
331         u32 max_val = 0x50 << EMC_MRS_WAIT_CNT_SHORT_WAIT_SHIFT;
332
333         if (!(reg & MC_EMEM_ARB_OUTSTANDING_REQ_HOLDOFF_OVERRIDE) ||
334             ((reg & MC_EMEM_ARB_OUTSTANDING_REQ_MAX_MASK) > max_val)) {
335                 reg = MC_EMEM_ARB_OUTSTANDING_REQ_LIMIT_ENABLE |
336                         MC_EMEM_ARB_OUTSTANDING_REQ_HOLDOFF_OVERRIDE | max_val;
337                 mc_writel(reg, MC_EMEM_ARB_OUTSTANDING_REQ);
338                 mc_writel(0x1, MC_TIMING_CONTROL);
339         }
340 }
341
342 static inline void disable_early_ack(u32 mc_override)
343 {
344         static u32 override_val;
345
346         override_val = mc_override & (~MC_EMEM_ARB_OVERRIDE_EACK_MASK);
347         mc_writel(override_val, MC_EMEM_ARB_OVERRIDE);
348         __cpuc_flush_dcache_area(&override_val, sizeof(override_val));
349         outer_clean_range(__pa(&override_val), __pa(&override_val + 1));
350         override_val |= mc_override & MC_EMEM_ARB_OVERRIDE_EACK_MASK;
351 }
352
353 static inline void enable_early_ack(u32 mc_override)
354 {
355         mc_writel((mc_override | MC_EMEM_ARB_OVERRIDE_EACK_MASK),
356                         MC_EMEM_ARB_OVERRIDE);
357 }
358
359 static inline bool dqs_preset(const struct tegra_emc_table *next_timing,
360                               const struct tegra_emc_table *last_timing)
361 {
362         bool ret = false;
363
364 #define DQS_SET(reg, bit)                                                     \
365         do {                                                                  \
366                 if ((next_timing->burst_regs[EMC_##reg##_INDEX] &             \
367                      EMC_##reg##_##bit##_ENABLE) &&                           \
368                     (!(last_timing->burst_regs[EMC_##reg##_INDEX] &           \
369                        EMC_##reg##_##bit##_ENABLE)))   {                      \
370                         emc_writel(last_timing->burst_regs[EMC_##reg##_INDEX] \
371                                    | EMC_##reg##_##bit##_ENABLE, EMC_##reg);  \
372                         ret = true;                                           \
373                 }                                                             \
374         } while (0)
375
376         DQS_SET(XM2DQSPADCTRL2, VREF);
377         DQS_SET(XM2DQSPADCTRL3, VREF);
378         DQS_SET(XM2QUSEPADCTRL, IVREF);
379
380         return ret;
381 }
382
383 static inline void overwrite_mrs_wait_cnt(
384         const struct tegra_emc_table *next_timing,
385         bool zcal_long)
386 {
387         u32 reg;
388         u32 cnt = 512;
389
390         /* For ddr3 when DLL is re-started: overwrite EMC DFS table settings
391            for MRS_WAIT_LONG with maximum of MRS_WAIT_SHORT settings and
392            expected operation length. Reduce the latter by the overlapping
393            zq-calibration, if any */
394         if (zcal_long)
395                 cnt -= dram_dev_num * 256;
396
397         reg = (next_timing->burst_regs[EMC_MRS_WAIT_CNT_INDEX] &
398                 EMC_MRS_WAIT_CNT_SHORT_WAIT_MASK) >>
399                 EMC_MRS_WAIT_CNT_SHORT_WAIT_SHIFT;
400         if (cnt < reg)
401                 cnt = reg;
402
403         reg = (next_timing->burst_regs[EMC_MRS_WAIT_CNT_INDEX] &
404                 (~EMC_MRS_WAIT_CNT_LONG_WAIT_MASK));
405         reg |= (cnt << EMC_MRS_WAIT_CNT_LONG_WAIT_SHIFT) &
406                 EMC_MRS_WAIT_CNT_LONG_WAIT_MASK;
407
408         emc_writel(reg, EMC_MRS_WAIT_CNT);
409 }
410
411 static inline bool need_qrst(const struct tegra_emc_table *next_timing,
412                              const struct tegra_emc_table *last_timing,
413                              u32 emc_dpd_reg)
414 {
415         u32 last_mode = (last_timing->burst_regs[EMC_FBIO_CFG5_INDEX] &
416                 EMC_CFG5_QUSE_MODE_MASK) >> EMC_CFG5_QUSE_MODE_SHIFT;
417         u32 next_mode = (next_timing->burst_regs[EMC_FBIO_CFG5_INDEX] &
418                 EMC_CFG5_QUSE_MODE_MASK) >> EMC_CFG5_QUSE_MODE_SHIFT;
419
420         /* QUSE DPD is disabled */
421         bool ret = !(emc_dpd_reg & EMC_SEL_DPD_CTRL_QUSE_DPD_ENABLE) &&
422
423         /* QUSE uses external mode before or after clock change */
424                 (((last_mode != EMC_CFG5_QUSE_MODE_PULSE_INTERN) &&
425                   (last_mode != EMC_CFG5_QUSE_MODE_INTERNAL_LPBK)) ||
426                  ((next_mode != EMC_CFG5_QUSE_MODE_PULSE_INTERN) &&
427                   (next_mode != EMC_CFG5_QUSE_MODE_INTERNAL_LPBK)))  &&
428
429         /* QUSE pad switches from schmitt to vref mode */
430                 (((last_timing->burst_regs[EMC_XM2QUSEPADCTRL_INDEX] &
431                    EMC_XM2QUSEPADCTRL_IVREF_ENABLE) == 0) &&
432                  ((next_timing->burst_regs[EMC_XM2QUSEPADCTRL_INDEX] &
433                    EMC_XM2QUSEPADCTRL_IVREF_ENABLE) != 0));
434
435         return ret;
436 }
437
438 static inline void periodic_qrst_enable(u32 emc_cfg_reg, u32 emc_dbg_reg)
439 {
440         /* enable write mux => enable periodic QRST => restore mux */
441         emc_writel(emc_dbg_reg | EMC_DBG_WRITE_MUX_ACTIVE, EMC_DBG);
442         emc_writel(emc_cfg_reg | EMC_CFG_PERIODIC_QRST, EMC_CFG);
443         emc_writel(emc_dbg_reg, EMC_DBG);
444 }
445
446 static inline int get_dll_change(const struct tegra_emc_table *next_timing,
447                                  const struct tegra_emc_table *last_timing)
448 {
449         bool next_dll_enabled = !(next_timing->emc_mode_1 & 0x1);
450         bool last_dll_enabled = !(last_timing->emc_mode_1 & 0x1);
451
452         if (next_dll_enabled == last_dll_enabled)
453                 return DLL_CHANGE_NONE;
454         else if (next_dll_enabled)
455                 return DLL_CHANGE_ON;
456         else
457                 return DLL_CHANGE_OFF;
458 }
459
460 static inline void set_dram_mode(const struct tegra_emc_table *next_timing,
461                                  const struct tegra_emc_table *last_timing,
462                                  int dll_change)
463 {
464         if (dram_type == DRAM_TYPE_DDR3) {
465                 /* first mode_1, then mode_2, then mode_reset*/
466                 if (next_timing->emc_mode_1 != last_timing->emc_mode_1)
467                         emc_writel(next_timing->emc_mode_1, EMC_EMRS);
468                 if (next_timing->emc_mode_2 != last_timing->emc_mode_2)
469                         emc_writel(next_timing->emc_mode_2, EMC_EMRS);
470
471                 if ((next_timing->emc_mode_reset !=
472                      last_timing->emc_mode_reset) ||
473                     (dll_change == DLL_CHANGE_ON))
474                 {
475                         u32 reg = next_timing->emc_mode_reset &
476                                 (~EMC_MODE_SET_DLL_RESET);
477                         if (dll_change == DLL_CHANGE_ON) {
478                                 reg |= EMC_MODE_SET_DLL_RESET;
479                                 reg |= EMC_MODE_SET_LONG_CNT;
480                         }
481                         emc_writel(reg, EMC_MRS);
482                 }
483         } else {
484                 /* first mode_2, then mode_1; mode_reset is not applicable */
485                 if (next_timing->emc_mode_2 != last_timing->emc_mode_2)
486                         emc_writel(next_timing->emc_mode_2, EMC_MRW);
487                 if (next_timing->emc_mode_1 != last_timing->emc_mode_1)
488                         emc_writel(next_timing->emc_mode_1, EMC_MRW);
489         }
490 }
491
492 static inline void do_clock_change(u32 clk_setting)
493 {
494         int err;
495
496         mc_readl(MC_EMEM_ADR_CFG);      /* completes prev writes */
497         writel(clk_setting, (u32)clk_base + emc->reg);
498
499         err = wait_for_update(EMC_INTSTATUS,
500                               EMC_INTSTATUS_CLKCHANGE_COMPLETE, true);
501         if (err) {
502                 pr_err("%s: clock change completion error: %d", __func__, err);
503                 BUG();
504         }
505 }
506
507 static noinline void emc_set_clock(const struct tegra_emc_table *next_timing,
508                                    const struct tegra_emc_table *last_timing,
509                                    u32 clk_setting)
510 {
511         int i, dll_change, pre_wait;
512         bool dyn_sref_enabled, vref_cal_toggle, qrst_used, zcal_long;
513
514         u32 mc_override = mc_readl(MC_EMEM_ARB_OVERRIDE);
515         u32 emc_cfg_reg = emc_readl(EMC_CFG);
516         u32 emc_dbg_reg = emc_readl(EMC_DBG);
517
518         dyn_sref_enabled = emc_cfg_reg & EMC_CFG_DYN_SREF_ENABLE;
519         dll_change = get_dll_change(next_timing, last_timing);
520         zcal_long = (next_timing->burst_regs[EMC_ZCAL_INTERVAL_INDEX] != 0) &&
521                 (last_timing->burst_regs[EMC_ZCAL_INTERVAL_INDEX] == 0);
522
523         /* FIXME: remove steps enumeration below? */
524
525         /* 1. clear clkchange_complete interrupts */
526         emc_writel(EMC_INTSTATUS_CLKCHANGE_COMPLETE, EMC_INTSTATUS);
527
528         /* 2. disable dynamic self-refresh and preset dqs vref, then wait for
529            possible self-refresh entry/exit and/or dqs vref settled - waiting
530            before the clock change decreases worst case change stall time */
531         pre_wait = 0;
532         if (dyn_sref_enabled) {
533                 emc_cfg_reg &= ~EMC_CFG_DYN_SREF_ENABLE;
534                 emc_writel(emc_cfg_reg, EMC_CFG);
535                 pre_wait = 5;           /* 5us+ for self-refresh entry/exit */
536         }
537
538         /* 2.25 update MC arbiter settings */
539         set_mc_arbiter_limits();
540         if (mc_override & MC_EMEM_ARB_OVERRIDE_EACK_MASK)
541                 disable_early_ack(mc_override);
542
543         /* 2.5 check dq/dqs vref delay */
544         if (dqs_preset(next_timing, last_timing)) {
545                 if (pre_wait < 3)
546                         pre_wait = 3;   /* 3us+ for dqs vref settled */
547         }
548         if (pre_wait) {
549                 emc_timing_update();
550                 udelay(pre_wait);
551         }
552
553         /* 3. disable auto-cal if vref mode is switching */
554         vref_cal_toggle = (next_timing->emc_acal_interval != 0) &&
555                 ((next_timing->burst_regs[EMC_XM2COMPPADCTRL_INDEX] ^
556                   last_timing->burst_regs[EMC_XM2COMPPADCTRL_INDEX]) &
557                  EMC_XM2COMPPADCTRL_VREF_CAL_ENABLE);
558         if (vref_cal_toggle)
559                 auto_cal_disable();
560
561         /* 4. program burst shadow registers */
562         for (i = 0; i < emc_num_burst_regs; i++) {
563                 if (!burst_reg_addr[i])
564                         continue;
565                 __raw_writel(next_timing->burst_regs[i], burst_reg_addr[i]);
566         }
567         if ((dram_type == DRAM_TYPE_LPDDR2) &&
568             (dram_over_temp_state != DRAM_OVER_TEMP_NONE))
569                 set_over_temp_timing(next_timing, dram_over_temp_state);
570         wmb();
571         barrier();
572
573         /* On ddr3 when DLL is re-started predict MRS long wait count and
574            overwrite DFS table setting */
575         if ((dram_type == DRAM_TYPE_DDR3) && (dll_change == DLL_CHANGE_ON))
576                 overwrite_mrs_wait_cnt(next_timing, zcal_long);
577
578         /* the last read below makes sure prev writes are completed */
579         qrst_used = need_qrst(next_timing, last_timing,
580                               emc_readl(EMC_SEL_DPD_CTRL));
581
582         /* 5. flow control marker 1 (no EMC read access after this) */
583         emc_writel(1, EMC_STALL_BEFORE_CLKCHANGE);
584
585         /* 6. enable periodic QRST */
586         if (qrst_used)
587                 periodic_qrst_enable(emc_cfg_reg, emc_dbg_reg);
588
589         /* 6.1 disable auto-refresh to save time after clock change */
590         emc_writel(EMC_REFCTRL_DISABLE_ALL(dram_dev_num), EMC_REFCTRL);
591
592         /* 7. turn Off dll and enter self-refresh on DDR3 */
593         if (dram_type == DRAM_TYPE_DDR3) {
594                 if (dll_change == DLL_CHANGE_OFF)
595                         emc_writel(next_timing->emc_mode_1, EMC_EMRS);
596                 emc_writel(DRAM_BROADCAST(dram_dev_num) |
597                            EMC_SELF_REF_CMD_ENABLED, EMC_SELF_REF);
598         }
599
600         /* 8. flow control marker 2 */
601         emc_writel(1, EMC_STALL_AFTER_CLKCHANGE);
602
603         /* 8.1 enable write mux, update unshadowed pad control */
604         emc_writel(emc_dbg_reg | EMC_DBG_WRITE_MUX_ACTIVE, EMC_DBG);
605         emc_writel(next_timing->burst_regs[EMC_XM2CLKPADCTRL_INDEX],
606                    EMC_XM2CLKPADCTRL);
607
608         /* 9. restore periodic QRST, and disable write mux */
609         if ((qrst_used) || (next_timing->emc_periodic_qrst !=
610                             last_timing->emc_periodic_qrst)) {
611                 emc_cfg_reg = next_timing->emc_periodic_qrst ?
612                         emc_cfg_reg | EMC_CFG_PERIODIC_QRST :
613                         emc_cfg_reg & (~EMC_CFG_PERIODIC_QRST);
614                 emc_writel(emc_cfg_reg, EMC_CFG);
615         }
616         emc_writel(emc_dbg_reg, EMC_DBG);
617
618         /* 10. exit self-refresh on DDR3 */
619         if (dram_type == DRAM_TYPE_DDR3)
620                 emc_writel(DRAM_BROADCAST(dram_dev_num), EMC_SELF_REF);
621
622         /* 11. set dram mode registers */
623         set_dram_mode(next_timing, last_timing, dll_change);
624
625         /* 12. issue zcal command if turning zcal On */
626         if (zcal_long) {
627                 emc_writel(EMC_ZQ_CAL_LONG_CMD_DEV0, EMC_ZQ_CAL);
628                 if (dram_dev_num > 1)
629                         emc_writel(EMC_ZQ_CAL_LONG_CMD_DEV1, EMC_ZQ_CAL);
630         }
631
632         /* 13. flow control marker 3 */
633         emc_writel(1, EMC_UNSTALL_RW_AFTER_CLKCHANGE);
634
635         /* 14. read any MC register to ensure the programming is done
636                change EMC clock source register (EMC read access restored)
637                wait for clk change completion */
638         do_clock_change(clk_setting);
639
640         /* 14.1 re-enable auto-refresh */
641         emc_writel(EMC_REFCTRL_ENABLE_ALL(dram_dev_num), EMC_REFCTRL);
642
643         /* 15. restore auto-cal */
644         if (vref_cal_toggle)
645                 emc_writel(next_timing->emc_acal_interval,
646                            EMC_AUTO_CAL_INTERVAL);
647
648         /* 16. restore dynamic self-refresh */
649         if (next_timing->rev >= 0x32)
650                 dyn_sref_enabled = next_timing->emc_dsr;
651         if (dyn_sref_enabled) {
652                 emc_cfg_reg |= EMC_CFG_DYN_SREF_ENABLE;
653                 emc_writel(emc_cfg_reg, EMC_CFG);
654         }
655
656         /* 17. set zcal wait count */
657         if (zcal_long)
658                 emc_writel(next_timing->emc_zcal_cnt_long, EMC_ZCAL_WAIT_CNT);
659
660         /* 18. update restored timing */
661         udelay(2);
662         emc_timing_update();
663
664         /* 18.a restore early ACK */
665         mc_writel(mc_override, MC_EMEM_ARB_OVERRIDE);
666 }
667
668 static inline void emc_get_timing(struct tegra_emc_table *timing)
669 {
670         int i;
671
672         for (i = 0; i < emc_num_burst_regs; i++) {
673                 if (burst_reg_addr[i])
674                         timing->burst_regs[i] = __raw_readl(burst_reg_addr[i]);
675                 else
676                         timing->burst_regs[i] = 0;
677         }
678         timing->emc_acal_interval = 0;
679         timing->emc_zcal_cnt_long = 0;
680         timing->emc_mode_reset = 0;
681         timing->emc_mode_1 = 0;
682         timing->emc_mode_2 = 0;
683         timing->emc_periodic_qrst = (emc_readl(EMC_CFG) &
684                                      EMC_CFG_PERIODIC_QRST) ? 1 : 0;
685 }
686
687 /* After deep sleep EMC power features are not restored.
688  * Do it at run-time after the 1st clock change.
689  */
690 static inline void emc_cfg_power_restore(void)
691 {
692         u32 reg = emc_readl(EMC_CFG);
693         u32 pwr_mask = EMC_CFG_PWR_MASK;
694
695         if (tegra_emc_table[0].rev >= 0x32)
696                 pwr_mask &= ~EMC_CFG_DYN_SREF_ENABLE;
697
698         if ((reg ^ emc_cfg_saved) & pwr_mask) {
699                 reg = (reg & (~pwr_mask)) | (emc_cfg_saved & pwr_mask);
700                 emc_writel(reg, EMC_CFG);
701                 emc_timing_update();
702         }
703 }
704
705 /* The EMC registers have shadow registers. When the EMC clock is updated
706  * in the clock controller, the shadow registers are copied to the active
707  * registers, allowing glitchless memory bus frequency changes.
708  * This function updates the shadow registers for a new clock frequency,
709  * and relies on the clock lock on the emc clock to avoid races between
710  * multiple frequency changes */
711 int tegra_emc_set_rate(unsigned long rate)
712 {
713         int i;
714         u32 clk_setting;
715         const struct tegra_emc_table *last_timing;
716         unsigned long flags;
717
718         if (!tegra_emc_table)
719                 return -EINVAL;
720
721         /* Table entries specify rate in kHz */
722         rate = rate / 1000;
723
724         for (i = 0; i < tegra_emc_table_size; i++) {
725                 if (tegra_emc_clk_sel[i].input == NULL)
726                         continue;       /* invalid entry */
727
728                 if (tegra_emc_table[i].rate == rate)
729                         break;
730         }
731
732         if (i >= tegra_emc_table_size)
733                 return -EINVAL;
734
735         if (!emc_timing) {
736                 /* can not assume that boot timing matches dfs table even
737                    if boot frequency matches one of the table nodes */
738                 emc_get_timing(&start_timing);
739                 last_timing = &start_timing;
740         }
741         else
742                 last_timing = emc_timing;
743
744         clk_setting = tegra_emc_clk_sel[i].value;
745
746         spin_lock_irqsave(&emc_access_lock, flags);
747         emc_set_clock(&tegra_emc_table[i], last_timing, clk_setting);
748         if (!emc_timing)
749                 emc_cfg_power_restore();
750         emc_timing = &tegra_emc_table[i];
751         spin_unlock_irqrestore(&emc_access_lock, flags);
752
753         emc_last_stats_update(i);
754
755         pr_debug("%s: rate %lu setting 0x%x\n", __func__, rate, clk_setting);
756
757         return 0;
758 }
759
760 /* Select the closest EMC rate that is higher than the requested rate */
761 long tegra_emc_round_rate(unsigned long rate)
762 {
763         int i;
764         int best = -1;
765         unsigned long distance = ULONG_MAX;
766
767         if (!tegra_emc_table)
768                 return clk_get_rate_locked(emc); /* no table - no rate change */
769
770         if (!emc_enable)
771                 return -EINVAL;
772
773         pr_debug("%s: %lu\n", __func__, rate);
774
775         /* Table entries specify rate in kHz */
776         rate = rate / 1000;
777
778         for (i = 0; i < tegra_emc_table_size; i++) {
779                 if (tegra_emc_clk_sel[i].input == NULL)
780                         continue;       /* invalid entry */
781
782                 if (tegra_emc_table[i].rate >= rate &&
783                     (tegra_emc_table[i].rate - rate) < distance) {
784                         distance = tegra_emc_table[i].rate - rate;
785                         best = i;
786                 }
787         }
788
789         if (best < 0)
790                 return -EINVAL;
791
792         pr_debug("%s: using %lu\n", __func__, tegra_emc_table[best].rate);
793
794         return tegra_emc_table[best].rate * 1000;
795 }
796
797 struct clk *tegra_emc_predict_parent(unsigned long rate, u32 *div_value)
798 {
799         int i;
800
801         if (!tegra_emc_table)
802                 return NULL;
803
804         pr_debug("%s: %lu\n", __func__, rate);
805
806         /* Table entries specify rate in kHz */
807         rate = rate / 1000;
808
809         for (i = 0; i < tegra_emc_table_size; i++) {
810                 if (tegra_emc_table[i].rate == rate) {
811                         *div_value = (tegra_emc_clk_sel[i].value &
812                                 EMC_CLK_DIV_MASK) >> EMC_CLK_DIV_SHIFT;
813                         return tegra_emc_clk_sel[i].input;
814                 }
815         }
816
817         return NULL;
818 }
819
820 static const struct clk_mux_sel *find_matching_input(
821         unsigned long table_rate,
822         u32 *div_value)
823 {
824         unsigned long inp_rate;
825         const struct clk_mux_sel *sel;
826
827         for (sel = emc->inputs; sel->input != NULL; sel++) {
828                 /* Table entries specify rate in kHz */
829                 inp_rate = clk_get_rate(sel->input) / 1000;
830
831                 if ((inp_rate >= table_rate) &&
832                      (inp_rate % table_rate == 0)) {
833                         *div_value = 2 * inp_rate / table_rate - 2;
834                         return sel;
835                 }
836         }
837         return NULL;
838 }
839
840 static void adjust_emc_dvfs_table(const struct tegra_emc_table *table,
841                                   int table_size)
842 {
843         int i, j;
844         unsigned long rate;
845
846         if (table[0].rev < 0x33)
847                 return;
848
849         for (i = 0; i < MAX_DVFS_FREQS; i++) {
850                 int mv = emc->dvfs->millivolts[i];
851                 if (!mv)
852                         break;
853
854                 /* For each dvfs voltage find maximum supported rate;
855                    use 1MHz placeholder if not found */
856                 for (rate = 1000, j = 0; j < table_size; j++) {
857                         if (tegra_emc_clk_sel[j].input == NULL)
858                                 continue;       /* invalid entry */
859
860                         if ((mv >= table[j].emc_min_mv) &&
861                             (rate < table[j].rate))
862                                 rate = table[j].rate;
863                 }
864                 /* Table entries specify rate in kHz */
865                 emc->dvfs->freqs[i] = rate * 1000;
866         }
867 }
868
869 static bool is_emc_bridge(void)
870 {
871         int mv;
872         unsigned long rate;
873
874         bridge = tegra_get_clock_by_name("bridge.emc");
875         BUG_ON(!bridge);
876
877         /* LPDDR2 does not need a bridge entry in DFS table: just lock bridge
878            rate at minimum so it won't interfere with emc bus operations */
879         if (dram_type == DRAM_TYPE_LPDDR2) {
880                 clk_set_rate(bridge, 0);
881                 return true;
882         }
883
884         /* DDR3 requires EMC DFS table to include a bridge entry with frequency
885            above minimum bridge threshold, and voltage below bridge threshold */
886         rate = clk_round_rate(bridge, TEGRA_EMC_BRIDGE_RATE_MIN);
887         if (IS_ERR_VALUE(rate))
888                 return false;
889
890         mv = tegra_dvfs_predict_millivolts(emc, rate);
891         if (IS_ERR_VALUE(mv) || (mv > TEGRA_EMC_BRIDGE_MVOLTS_MIN))
892                 return false;
893
894         if (clk_set_rate(bridge, rate))
895                 return false;
896
897         return true;
898 }
899
900 static int tegra_emc_suspend_notify(struct notifier_block *nb,
901                                 unsigned long event, void *data)
902 {
903         if (event != PM_SUSPEND_PREPARE)
904                 return NOTIFY_OK;
905
906         if (dram_type == DRAM_TYPE_DDR3) {
907                 if (clk_enable(bridge)) {
908                         pr_info("Tegra emc suspend:"
909                                 " failed to enable bridge.emc\n");
910                         return NOTIFY_STOP;
911                 }
912                 pr_info("Tegra emc suspend: enabled bridge.emc\n");
913         }
914         return NOTIFY_OK;
915 };
916 static struct notifier_block tegra_emc_suspend_nb = {
917         .notifier_call = tegra_emc_suspend_notify,
918         .priority = 2,
919 };
920
921 static int tegra_emc_resume_notify(struct notifier_block *nb,
922                                 unsigned long event, void *data)
923 {
924         if (event != PM_POST_SUSPEND)
925                 return NOTIFY_OK;
926
927         if (dram_type == DRAM_TYPE_DDR3) {
928                 clk_disable(bridge);
929                 pr_info("Tegra emc resume: disabled bridge.emc\n");
930         }
931         return NOTIFY_OK;
932 };
933 static struct notifier_block tegra_emc_resume_nb = {
934         .notifier_call = tegra_emc_resume_notify,
935         .priority = -1,
936 };
937
938 void tegra_init_emc(const struct tegra_emc_table *table, int table_size)
939 {
940         int i, mv;
941         u32 reg, div_value;
942         bool max_entry = false;
943         unsigned long boot_rate, max_rate;
944         const struct clk_mux_sel *sel;
945
946         emc_stats.clkchange_count = 0;
947         spin_lock_init(&emc_stats.spinlock);
948         emc_stats.last_update = get_jiffies_64();
949         emc_stats.last_sel = TEGRA_EMC_TABLE_MAX_SIZE;
950
951         boot_rate = clk_get_rate(emc) / 1000;
952         max_rate = clk_get_max_rate(emc) / 1000;
953
954         if ((dram_type != DRAM_TYPE_DDR3) && (dram_type != DRAM_TYPE_LPDDR2)) {
955                 pr_err("tegra: not supported DRAM type %u\n", dram_type);
956                 return;
957         }
958
959         if (emc->parent != tegra_get_clock_by_name("pll_m")) {
960                 pr_err("tegra: boot parent %s is not supported by EMC DFS\n",
961                         emc->parent->name);
962                 return;
963         }
964
965         if (!table || !table_size) {
966                 pr_err("tegra: EMC DFS table is empty\n");
967                 return;
968         }
969
970         tegra_emc_table_size = min(table_size, TEGRA_EMC_TABLE_MAX_SIZE);
971         switch (table[0].rev) {
972         case 0x30:
973                 emc_num_burst_regs = 105;
974                 break;
975         case 0x31:
976         case 0x32:
977         case 0x33:
978                 emc_num_burst_regs = 107;
979                 break;
980         default:
981                 pr_err("tegra: invalid EMC DFS table: unknown rev 0x%x\n",
982                         table[0].rev);
983                 return;
984         }
985
986         /* Match EMC source/divider settings with table entries */
987         for (i = 0; i < tegra_emc_table_size; i++) {
988                 unsigned long table_rate = table[i].rate;
989                 if (!table_rate)
990                         continue;
991
992                 BUG_ON(table[i].rev != table[0].rev);
993
994                 sel = find_matching_input(table_rate, &div_value);
995                 if (!sel)
996                         continue;
997
998                 if (table_rate == boot_rate)
999                         emc_stats.last_sel = i;
1000
1001                 if (table_rate == max_rate)
1002                         max_entry = true;
1003
1004                 tegra_emc_clk_sel[i] = *sel;
1005                 BUG_ON(div_value >
1006                        (EMC_CLK_DIV_MASK >> EMC_CLK_DIV_SHIFT));
1007                 tegra_emc_clk_sel[i].value <<= EMC_CLK_SOURCE_SHIFT;
1008                 tegra_emc_clk_sel[i].value |= (div_value << EMC_CLK_DIV_SHIFT);
1009
1010                 if ((div_value == 0) &&
1011                     (tegra_emc_clk_sel[i].input == emc->parent)) {
1012                         tegra_emc_clk_sel[i].value |= EMC_CLK_LOW_JITTER_ENABLE;
1013                 }
1014
1015                 if (table[i].burst_regs[MC_EMEM_ARB_MISC0_INDEX] &
1016                     MC_EMEM_ARB_MISC0_EMC_SAME_FREQ)
1017                         tegra_emc_clk_sel[i].value |= EMC_CLK_MC_SAME_FREQ;
1018         }
1019
1020         /* Validate EMC rate and voltage limits */
1021         if (!max_entry) {
1022                 pr_err("tegra: invalid EMC DFS table: entry for max rate"
1023                        " %lu kHz is not found\n", max_rate);
1024                 return;
1025         }
1026
1027         tegra_emc_table = table;
1028
1029         adjust_emc_dvfs_table(tegra_emc_table, tegra_emc_table_size);
1030         mv = tegra_dvfs_predict_millivolts(emc, max_rate * 1000);
1031         if ((mv <= 0) || (mv > emc->dvfs->max_millivolts)) {
1032                 tegra_emc_table = NULL;
1033                 pr_err("tegra: invalid EMC DFS table: maximum rate %lu kHz does"
1034                        " not match nominal voltage %d\n",
1035                        max_rate, emc->dvfs->max_millivolts);
1036                 return;
1037         }
1038
1039         if (!is_emc_bridge()) {
1040                 tegra_emc_table = NULL;
1041                 pr_err("tegra: invalid EMC DFS table: emc bridge not found");
1042                 return;
1043         }
1044         pr_info("tegra: validated EMC DFS table\n");
1045
1046         /* Configure clock change mode according to dram type */
1047         reg = emc_readl(EMC_CFG_2) & (~EMC_CFG_2_MODE_MASK);
1048         reg |= ((dram_type == DRAM_TYPE_LPDDR2) ? EMC_CFG_2_PD_MODE :
1049                 EMC_CFG_2_SREF_MODE) << EMC_CFG_2_MODE_SHIFT;
1050         emc_writel(reg, EMC_CFG_2);
1051
1052         register_pm_notifier(&tegra_emc_suspend_nb);
1053         register_pm_notifier(&tegra_emc_resume_nb);
1054 }
1055
1056 void tegra_emc_timing_invalidate(void)
1057 {
1058         emc_timing = NULL;
1059 }
1060
1061 void tegra_init_dram_bit_map(const u32 *bit_map, int map_size)
1062 {
1063         BUG_ON(map_size != 32);
1064         dram_to_soc_bit_map = bit_map;
1065 }
1066
1067 void tegra_emc_dram_type_init(struct clk *c)
1068 {
1069         emc = c;
1070
1071         dram_type = (emc_readl(EMC_FBIO_CFG5) &
1072                      EMC_CFG5_TYPE_MASK) >> EMC_CFG5_TYPE_SHIFT;
1073         if (dram_type == DRAM_TYPE_DDR3)
1074                 emc->min_rate = EMC_MIN_RATE_DDR3;
1075
1076         dram_dev_num = (mc_readl(MC_EMEM_ADR_CFG) & 0x1) + 1; /* 2 dev max */
1077         emc_cfg_saved = emc_readl(EMC_CFG);
1078 }
1079
1080 int tegra_emc_get_dram_type(void)
1081 {
1082         return dram_type;
1083 }
1084
1085 static u32 soc_to_dram_bit_swap(u32 soc_val, u32 dram_mask, u32 dram_shift)
1086 {
1087         int bit;
1088         u32 dram_val = 0;
1089
1090         /* tegra clocks definitions use shifted mask always */
1091         if (!dram_to_soc_bit_map)
1092                 return soc_val & dram_mask;
1093
1094         for (bit = dram_shift; bit < 32; bit++) {
1095                 u32 dram_bit_mask = 0x1 << bit;
1096                 u32 soc_bit_mask = dram_to_soc_bit_map[bit];
1097
1098                 if (!(dram_bit_mask & dram_mask))
1099                         break;
1100
1101                 if (soc_bit_mask & soc_val)
1102                         dram_val |= dram_bit_mask;
1103         }
1104
1105         return dram_val;
1106 }
1107
1108 static int emc_read_mrr(int dev, int addr)
1109 {
1110         int ret;
1111         u32 val;
1112
1113         if (dram_type != DRAM_TYPE_LPDDR2)
1114                 return -ENODEV;
1115
1116         ret = wait_for_update(EMC_STATUS, EMC_STATUS_MRR_DIVLD, false);
1117         if (ret)
1118                 return ret;
1119
1120         val = dev ? DRAM_DEV_SEL_1 : DRAM_DEV_SEL_0;
1121         val |= (addr << EMC_MRR_MA_SHIFT) & EMC_MRR_MA_MASK;
1122         emc_writel(val, EMC_MRR);
1123
1124         ret = wait_for_update(EMC_STATUS, EMC_STATUS_MRR_DIVLD, true);
1125         if (ret)
1126                 return ret;
1127
1128         val = emc_readl(EMC_MRR) & EMC_MRR_DATA_MASK;
1129         return val;
1130 }
1131
1132 int tegra_emc_get_dram_temperature(void)
1133 {
1134         int mr4;
1135         unsigned long flags;
1136
1137         spin_lock_irqsave(&emc_access_lock, flags);
1138
1139         mr4 = emc_read_mrr(0, 4);
1140         if (IS_ERR_VALUE(mr4)) {
1141                 spin_unlock_irqrestore(&emc_access_lock, flags);
1142                 return mr4;
1143         }
1144         spin_unlock_irqrestore(&emc_access_lock, flags);
1145
1146         mr4 = soc_to_dram_bit_swap(
1147                 mr4, LPDDR2_MR4_TEMP_MASK, LPDDR2_MR4_TEMP_SHIFT);
1148         return mr4;
1149 }
1150
1151 int tegra_emc_set_over_temp_state(unsigned long state)
1152 {
1153         unsigned long flags;
1154
1155         if (dram_type != DRAM_TYPE_LPDDR2)
1156                 return -ENODEV;
1157
1158         spin_lock_irqsave(&emc_access_lock, flags);
1159
1160         /* Update refresh timing if state changed */
1161         if (emc_timing && (dram_over_temp_state != state)) {
1162                 set_over_temp_timing(emc_timing, state);
1163                 emc_timing_update();
1164                 if (state != DRAM_OVER_TEMP_NONE)
1165                         emc_writel(EMC_REF_FORCE_CMD, EMC_REF);
1166                 dram_over_temp_state = state;
1167         }
1168         spin_unlock_irqrestore(&emc_access_lock, flags);
1169         return 0;
1170 }
1171
1172 int tegra_emc_set_eack_state(unsigned long state)
1173 {
1174         unsigned long flags;
1175         u32 mc_override;
1176
1177         spin_lock_irqsave(&emc_access_lock, flags);
1178
1179         mc_override = mc_readl(MC_EMEM_ARB_OVERRIDE);
1180
1181         if (state)
1182                 enable_early_ack(mc_override);
1183         else
1184                 disable_early_ack(mc_override);
1185
1186         spin_unlock_irqrestore(&emc_access_lock, flags);
1187         return 0;
1188 }
1189
1190 #ifdef CONFIG_DEBUG_FS
1191
1192 static struct dentry *emc_debugfs_root;
1193
1194 static int emc_stats_show(struct seq_file *s, void *data)
1195 {
1196         int i;
1197
1198         emc_last_stats_update(TEGRA_EMC_TABLE_MAX_SIZE);
1199
1200         seq_printf(s, "%-10s %-10s \n", "rate kHz", "time");
1201         for (i = 0; i < tegra_emc_table_size; i++) {
1202                 if (tegra_emc_clk_sel[i].input == NULL)
1203                         continue;       /* invalid entry */
1204
1205                 seq_printf(s, "%-10lu %-10llu \n", tegra_emc_table[i].rate,
1206                            cputime64_to_clock_t(emc_stats.time_at_clock[i]));
1207         }
1208         seq_printf(s, "%-15s %llu\n", "transitions:",
1209                    emc_stats.clkchange_count);
1210         seq_printf(s, "%-15s %llu\n", "time-stamp:",
1211                    cputime64_to_clock_t(emc_stats.last_update));
1212
1213         return 0;
1214 }
1215
1216 static int emc_stats_open(struct inode *inode, struct file *file)
1217 {
1218         return single_open(file, emc_stats_show, inode->i_private);
1219 }
1220
1221 static const struct file_operations emc_stats_fops = {
1222         .open           = emc_stats_open,
1223         .read           = seq_read,
1224         .llseek         = seq_lseek,
1225         .release        = single_release,
1226 };
1227
1228 static int dram_temperature_get(void *data, u64 *val)
1229 {
1230         *val = tegra_emc_get_dram_temperature();
1231         return 0;
1232 }
1233 DEFINE_SIMPLE_ATTRIBUTE(dram_temperature_fops, dram_temperature_get,
1234                         NULL, "%lld\n");
1235
1236 static int over_temp_state_get(void *data, u64 *val)
1237 {
1238         *val = dram_over_temp_state;
1239         return 0;
1240 }
1241 static int over_temp_state_set(void *data, u64 val)
1242 {
1243         tegra_emc_set_over_temp_state(val);
1244         return 0;
1245 }
1246 DEFINE_SIMPLE_ATTRIBUTE(over_temp_state_fops, over_temp_state_get,
1247                         over_temp_state_set, "%llu\n");
1248
1249 static int eack_state_get(void *data, u64 *val)
1250 {
1251         unsigned long flags;
1252         u32 mc_override;
1253
1254         spin_lock_irqsave(&emc_access_lock, flags);
1255         mc_override = mc_readl(MC_EMEM_ARB_OVERRIDE);
1256         spin_unlock_irqrestore(&emc_access_lock, flags);
1257
1258         *val = (mc_override & MC_EMEM_ARB_OVERRIDE_EACK_MASK);
1259         return 0;
1260 }
1261
1262 static int eack_state_set(void *data, u64 val)
1263 {
1264         tegra_emc_set_eack_state(val);
1265         return 0;
1266 }
1267 DEFINE_SIMPLE_ATTRIBUTE(eack_state_fops, eack_state_get,
1268                         eack_state_set, "%llu\n");
1269
1270 static int __init tegra_emc_debug_init(void)
1271 {
1272         if (!tegra_emc_table)
1273                 return 0;
1274
1275         emc_debugfs_root = debugfs_create_dir("tegra_emc", NULL);
1276         if (!emc_debugfs_root)
1277                 return -ENOMEM;
1278
1279         if (!debugfs_create_file(
1280                 "stats", S_IRUGO, emc_debugfs_root, NULL, &emc_stats_fops))
1281                 goto err_out;
1282
1283         if (!debugfs_create_file("dram_temperature", S_IRUGO, emc_debugfs_root,
1284                                  NULL, &dram_temperature_fops))
1285                 goto err_out;
1286
1287         if (!debugfs_create_file("over_temp_state", S_IRUGO | S_IWUSR,
1288                                  emc_debugfs_root, NULL, &over_temp_state_fops))
1289                 goto err_out;
1290
1291         if (!debugfs_create_file(
1292                 "eack_state", S_IRUGO | S_IWUGO, emc_debugfs_root, NULL, &eack_state_fops))
1293                 goto err_out;
1294
1295         return 0;
1296
1297 err_out:
1298         debugfs_remove_recursive(emc_debugfs_root);
1299         return -ENOMEM;
1300 }
1301
1302 late_initcall(tegra_emc_debug_init);
1303 #endif