1e48edfe7a247fe83820a49ad5dd406af55e5901
[linux-2.6.git] / arch / arm / mach-tegra / tegra11_dvfs.c
1 /*
2  * arch/arm/mach-tegra/tegra11_dvfs.c
3  *
4  * Copyright (c) 2012-2013 NVIDIA CORPORATION. All rights reserved.
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/kernel.h>
18 #include <linux/init.h>
19 #include <linux/string.h>
20 #include <linux/module.h>
21 #include <linux/clk.h>
22 #include <linux/kobject.h>
23 #include <linux/err.h>
24
25 #include "clock.h"
26 #include "dvfs.h"
27 #include "fuse.h"
28 #include "board.h"
29 #include "tegra_cl_dvfs.h"
30 #include "tegra_core_sysfs_limits.h"
31
32 static bool tegra_dvfs_cpu_disabled;
33 static bool tegra_dvfs_core_disabled;
34
35 #define KHZ 1000
36 #define MHZ 1000000
37
38 #define TEGRA11_MIN_CORE_CURRENT        6000
39 #define TEGRA11_CORE_VOLTAGE_CAP        1120
40
41 #define VDD_SAFE_STEP                   100
42
43 static int vdd_core_vmin_trips_table[MAX_THERMAL_LIMITS] = { 20, };
44 static int vdd_core_therm_floors_table[MAX_THERMAL_LIMITS] = { 950, };
45
46 static int vdd_cpu_vmax_trips_table[MAX_THERMAL_LIMITS] = { 64, };
47 static int vdd_cpu_therm_caps_table[MAX_THERMAL_LIMITS] = { 1240, };
48
49 static struct tegra_cooling_device cpu_vmax_cdev = {
50         .cdev_type = "cpu_hot",
51 };
52
53 static struct tegra_cooling_device cpu_vmin_cdev = {
54         .cdev_type = "cpu_cold",
55 };
56
57 static struct tegra_cooling_device core_vmin_cdev = {
58         .cdev_type = "core_cold",
59 };
60
61 static struct dvfs_rail tegra11_dvfs_rail_vdd_cpu = {
62         .reg_id = "vdd_cpu",
63         .max_millivolts = 1400,
64         .min_millivolts = 800,
65         .step = VDD_SAFE_STEP,
66         .jmp_to_zero = true,
67         .vmin_cdev = &cpu_vmin_cdev,
68         .vmax_cdev = &cpu_vmax_cdev,
69 };
70
71 static struct dvfs_rail tegra11_dvfs_rail_vdd_core = {
72         .reg_id = "vdd_core",
73         .max_millivolts = 1400,
74         .min_millivolts = 800,
75         .step = VDD_SAFE_STEP,
76         .vmin_cdev = &core_vmin_cdev,
77 };
78
79 static struct dvfs_rail *tegra11_dvfs_rails[] = {
80         &tegra11_dvfs_rail_vdd_cpu,
81         &tegra11_dvfs_rail_vdd_core,
82 };
83
84 /* default cvb alignment on Tegra11 - 10mV */
85 int __attribute__((weak)) tegra_get_cvb_alignment_uV(void)
86 {
87         return 10000;
88 }
89
90 /* CPU DVFS tables */
91 static struct cpu_cvb_dvfs cpu_cvb_dvfs_table[] = {
92         {
93                 .speedo_id = 0,
94                 .process_id = -1,
95                 .dfll_tune_data  = {
96                         .tune0          = 0x00b0019d,
97                         .tune0_high_mv  = 0x00b0019d,
98                         .tune1          = 0x0000001f,
99                         .droop_rate_min = 1000000,
100                         .min_millivolts = 1000,
101                 },
102                 .max_mv = 1250,
103                 .freqs_mult = KHZ,
104                 .speedo_scale = 100,
105                 .voltage_scale = 100,
106                 .cvb_table = {
107                         /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
108                         { 306000, { 107330,  -1569,   0}, {  90000,    0,    0} },
109                         { 408000, { 111250,  -1666,   0}, {  90000,    0,    0} },
110                         { 510000, { 110000,  -1460,   0}, {  94000,    0,    0} },
111                         { 612000, { 117290,  -1745,   0}, {  94000,    0,    0} },
112                         { 714000, { 122700,  -1910,   0}, {  99000,    0,    0} },
113                         { 816000, { 125620,  -1945,   0}, {  99000,    0,    0} },
114                         { 918000, { 130560,  -2076,   0}, { 103000,    0,    0} },
115                         {1020000, { 137280,  -2303,   0}, { 103000,    0,    0} },
116                         {1122000, { 146440,  -2660,   0}, { 109000,    0,    0} },
117                         {1224000, { 152190,  -2825,   0}, { 109000,    0,    0} },
118                         {1326000, { 157520,  -2953,   0}, { 112000,    0,    0} },
119                         {1428000, { 166100,  -3261,   0}, { 140000,    0,    0} },
120                         {1530000, { 176410,  -3647,   0}, { 140000,    0,    0} },
121                         {1632000, { 189620,  -4186,   0}, { 140000,    0,    0} },
122                         {1734000, { 203190,  -4725,   0}, { 140000,    0,    0} },
123                         {1836000, { 222670,  -5573,   0}, { 140000,    0,    0} },
124                         {1938000, { 256210,  -7165,   0}, { 140000,    0,    0} },
125                         {2040000, { 250050,  -6544,   0}, { 140000,    0,    0} },
126                         {      0, {      0,      0,   0}, {      0,    0,    0} },
127                 },
128                 .therm_trips_table = { 20, },
129                 .therm_floors_table = { 1000, },
130         },
131         {
132                 .speedo_id = 1,
133                 .process_id = 0,
134                 .dfll_tune_data  = {
135                         .tune0          = 0x00b0039d,
136                         .tune0_high_mv  = 0x00b0009d,
137                         .tune1          = 0x0000001f,
138                         .droop_rate_min = 1000000,
139                         .tune_high_min_millivolts = 1050,
140                         .min_millivolts = 1000,
141                 },
142                 .max_mv = 1320,
143                 .freqs_mult = KHZ,
144                 .speedo_scale = 100,
145                 .voltage_scale = 1000,
146                 .cvb_table = {
147                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
148                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
149                         { 408000, { 2250968, -144331, 3576}, {  950000,    0,    0} },
150                         { 510000, { 2313333, -146811, 3576}, {  970000,    0,    0} },
151                         { 612000, { 2377738, -149291, 3576}, { 1000000,    0,    0} },
152                         { 714000, { 2444183, -151771, 3576}, { 1020000,    0,    0} },
153                         { 816000, { 2512669, -154251, 3576}, { 1020000,    0,    0} },
154                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
155                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
156                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
157                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
158                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
159                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
160                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
161                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
162                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
163                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
164                         {      0, {       0,       0,    0}, {       0,    0,    0} },
165                 },
166                 .therm_trips_table = { 20, },
167                 .therm_floors_table = { 1000, },
168         },
169         {
170                 .speedo_id = 1,
171                 .process_id = 1,
172                 .dfll_tune_data  = {
173                         .tune0          = 0x00b0039d,
174                         .tune0_high_mv  = 0x00b0009d,
175                         .tune1          = 0x0000001f,
176                         .droop_rate_min = 1000000,
177                         .tune_high_min_millivolts = 1050,
178                         .min_millivolts = 1000,
179                 },
180                 .max_mv = 1320,
181                 .freqs_mult = KHZ,
182                 .speedo_scale = 100,
183                 .voltage_scale = 1000,
184                 .cvb_table = {
185                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
186                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
187                         { 408000, { 2250968, -144331, 3576}, {  950000,    0,    0} },
188                         { 510000, { 2313333, -146811, 3576}, {  970000,    0,    0} },
189                         { 612000, { 2377738, -149291, 3576}, { 1000000,    0,    0} },
190                         { 714000, { 2444183, -151771, 3576}, { 1020000,    0,    0} },
191                         { 816000, { 2512669, -154251, 3576}, { 1020000,    0,    0} },
192                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
193                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
194                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
195                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
196                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
197                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
198                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
199                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
200                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
201                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
202                         {      0, {       0,       0,    0}, {       0,    0,    0} },
203                 },
204                 .therm_trips_table = { 20, },
205                 .therm_floors_table = { 1000, },
206         },
207         {
208                 .speedo_id = 2,
209                 .process_id = -1,
210                 .dfll_tune_data  = {
211                         .tune0          = 0x00b0039d,
212                         .tune0_high_mv  = 0x00b0009d,
213                         .tune1          = 0x0000001f,
214                         .droop_rate_min = 1000000,
215                         .tune_high_min_millivolts = 1050,
216                         .min_millivolts = 1000,
217                 },
218                 .max_mv = 1320,
219                 .freqs_mult = KHZ,
220                 .speedo_scale = 100,
221                 .voltage_scale = 1000,
222                 .cvb_table = {
223                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
224                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
225                         { 408000, { 2250968, -144331, 3576}, {  950000,    0,    0} },
226                         { 510000, { 2313333, -146811, 3576}, {  970000,    0,    0} },
227                         { 612000, { 2377738, -149291, 3576}, { 1000000,    0,    0} },
228                         { 714000, { 2444183, -151771, 3576}, { 1020000,    0,    0} },
229                         { 816000, { 2512669, -154251, 3576}, { 1020000,    0,    0} },
230                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
231                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
232                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
233                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
234                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
235                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
236                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
237                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
238                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
239                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
240                         {1912500, { 3395401, -181606, 3576}, { 1400000,    0,    0} },
241                         {      0, {       0,       0,    0}, {       0,    0,    0} },
242                 },
243                 .therm_trips_table = { 20, },
244                 .therm_floors_table = { 1000, },
245         },
246         {
247                 .speedo_id = 3,
248                 .process_id = -1,
249                 .dfll_tune_data  = {
250                         .tune0          = 0x00b0039d,
251                         .tune0_high_mv  = 0x00b0009d,
252                         .tune1          = 0x0000001f,
253                         .droop_rate_min = 1000000,
254                         .tune_high_min_millivolts = 1050,
255                         .min_millivolts = 1000,
256                 },
257                 .max_mv = 1320,
258                 .freqs_mult = KHZ,
259                 .speedo_scale = 100,
260                 .voltage_scale = 1000,
261                 .cvb_table = {
262                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
263                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
264                         { 408000, { 2250968, -144331, 3576}, {  950000,    0,    0} },
265                         { 510000, { 2313333, -146811, 3576}, {  970000,    0,    0} },
266                         { 612000, { 2377738, -149291, 3576}, { 1000000,    0,    0} },
267                         { 714000, { 2444183, -151771, 3576}, { 1020000,    0,    0} },
268                         { 816000, { 2512669, -154251, 3576}, { 1020000,    0,    0} },
269                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
270                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
271                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
272                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
273                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
274                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
275                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
276                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
277                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
278                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
279                         {      0, {       0,       0,    0}, {       0,    0,    0} },
280                 },
281                 .therm_trips_table = { 20, },
282                 .therm_floors_table = { 1000, },
283         },
284 };
285
286 static int cpu_millivolts[MAX_DVFS_FREQS];
287 static int cpu_dfll_millivolts[MAX_DVFS_FREQS];
288
289 static struct dvfs cpu_dvfs = {
290         .clk_name       = "cpu_g",
291         .millivolts     = cpu_millivolts,
292         .dfll_millivolts = cpu_dfll_millivolts,
293         .auto_dvfs      = true,
294         .dvfs_rail      = &tegra11_dvfs_rail_vdd_cpu,
295 };
296
297 /* Core DVFS tables */
298 /* FIXME: real data */
299 static const int core_millivolts[MAX_DVFS_FREQS] = {
300         900, 950, 1000, 1050, 1100, 1120, 1170, 1200, 1250, 1390};
301
302 #define CORE_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
303         {                                                       \
304                 .clk_name       = _clk_name,                    \
305                 .speedo_id      = _speedo_id,                   \
306                 .process_id     = _process_id,                  \
307                 .freqs          = {_freqs},                     \
308                 .freqs_mult     = _mult,                        \
309                 .millivolts     = core_millivolts,              \
310                 .auto_dvfs      = _auto,                        \
311                 .dvfs_rail      = &tegra11_dvfs_rail_vdd_core,  \
312         }
313
314 static struct dvfs core_dvfs_table[] = {
315         /* Core voltages (mV):                   900,    950,   1000,   1050,    1100,    1120,    1170,    1200,    1250,    1390 */
316         /* Clock limits for internal blocks, PLLs */
317 #ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
318         CORE_DVFS("emc",    -1, -1, 1, KHZ,        1,      1,      1,      1,  800000,  800000,  933000,  933000, 1066000, 1066000),
319
320         CORE_DVFS("cpu_lp",  0,  0, 1, KHZ,   228000, 306000, 396000, 510000,  648000,  696000,  696000,  696000,  696000,  696000),
321         CORE_DVFS("cpu_lp",  0,  1, 1, KHZ,   324000, 396000, 510000, 612000,  696000,  696000,  696000,  696000,  696000,  696000),
322         CORE_DVFS("cpu_lp",  1,  1, 1, KHZ,   324000, 396000, 510000, 612000,  768000,  816000,  816000,  816000,  816000,  816000),
323
324         CORE_DVFS("sbus",    0,  0, 1, KHZ,   132000, 188000, 240000, 276000,  324000,  336000,  336000,  336000,  336000,  336000),
325         CORE_DVFS("sbus",    0,  1, 1, KHZ,   180000, 228000, 276000, 336000,  336000,  336000,  336000,  336000,  336000,  336000),
326         CORE_DVFS("sbus",    1,  1, 1, KHZ,   180000, 228000, 276000, 336000,  372000,  384000,  384000,  384000,  384000,  384000),
327
328         CORE_DVFS("vi",     -1,  0, 1, KHZ,   144000, 216000, 240000, 312000,  372000,  408000,  408000,  408000,  408000,  408000),
329         CORE_DVFS("vi",     -1,  1, 1, KHZ,   144000, 216000, 240000, 408000,  408000,  408000,  408000,  408000,  408000,  408000),
330
331         CORE_DVFS("2d",     -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000,  600000),
332         CORE_DVFS("3d",     -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000,  600000),
333         CORE_DVFS("epp",    -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000,  600000),
334
335         CORE_DVFS("2d",     -1,  1, 1, KHZ,   240000, 300000, 384000, 468000,  528000,  564000,  600000,  636000,  672000,  828000),
336         CORE_DVFS("3d",     -1,  1, 1, KHZ,   240000, 300000, 384000, 468000,  528000,  564000,  600000,  636000,  672000,  828000),
337         CORE_DVFS("epp",    -1,  1, 1, KHZ,   240000, 300000, 384000, 468000,  528000,  564000,  600000,  636000,  672000,  828000),
338
339         CORE_DVFS("msenc",   0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000,  408000),
340         CORE_DVFS("se",      0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000,  408000),
341         CORE_DVFS("tsec",    0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000,  408000),
342         CORE_DVFS("vde",     0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000,  408000),
343
344         CORE_DVFS("msenc",   0,  1, 1, KHZ,   204000, 252000, 324000, 408000,  408000,  408000,  408000,  408000,  408000,  408000),
345         CORE_DVFS("se",      0,  1, 1, KHZ,   204000, 252000, 324000, 408000,  408000,  408000,  408000,  408000,  408000,  408000),
346         CORE_DVFS("tsec",    0,  1, 1, KHZ,   204000, 252000, 324000, 408000,  408000,  408000,  408000,  408000,  408000,  408000),
347         CORE_DVFS("vde",     0,  1, 1, KHZ,   204000, 252000, 324000, 408000,  408000,  408000,  408000,  408000,  408000,  408000),
348
349         CORE_DVFS("msenc",   1,  1, 1, KHZ,   204000, 252000, 324000, 408000,  456000,  480000,  480000,  480000,  480000,  480000),
350         CORE_DVFS("se",      1,  1, 1, KHZ,   204000, 252000, 324000, 408000,  456000,  480000,  480000,  480000,  480000,  480000),
351         CORE_DVFS("tsec",    1,  1, 1, KHZ,   204000, 252000, 324000, 408000,  456000,  480000,  480000,  480000,  480000,  480000),
352         CORE_DVFS("vde",     1,  1, 1, KHZ,   204000, 252000, 324000, 408000,  456000,  480000,  480000,  480000,  480000,  480000),
353
354         CORE_DVFS("host1x",  0,  0, 1, KHZ,   144000, 188000, 240000, 276000,  324000,  336000,  336000,  336000,  336000,  336000),
355         CORE_DVFS("host1x",  0,  1, 1, KHZ,   180000, 228000, 276000, 336000,  336000,  336000,  336000,  336000,  336000,  336000),
356         CORE_DVFS("host1x",  1,  1, 1, KHZ,   180000, 228000, 276000, 336000,  372000,  384000,  384000,  384000,  384000,  384000),
357
358 #ifdef CONFIG_TEGRA_DUAL_CBUS
359         CORE_DVFS("c2bus",  -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000,  600000),
360         CORE_DVFS("c2bus",  -1,  1, 1, KHZ,   240000, 300000, 384000, 468000,  528000,  564000,  600000,  636000,  672000,  828000),
361         CORE_DVFS("c3bus",   0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000,  408000),
362         CORE_DVFS("c3bus",   0,  1, 1, KHZ,   204000, 252000, 324000, 408000,  408000,  408000,  408000,  408000,  408000,  408000),
363         CORE_DVFS("c3bus",   1,  1, 1, KHZ,   204000, 252000, 324000, 408000,  456000,  480000,  480000,  480000,  480000,  480000),
364 #else
365         CORE_DVFS("cbus",    0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000,  408000),
366         CORE_DVFS("cbus",    0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000,  408000),
367         CORE_DVFS("cbus",    1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000,  480000),
368 #endif
369
370         CORE_DVFS("pll_m",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
371         CORE_DVFS("pll_c",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
372         CORE_DVFS("pll_c2", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
373         CORE_DVFS("pll_c3", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
374
375         /* Core voltages (mV):                   900,    950,   1000,   1050,    1100,    1120,    1170,    1200,    1250,    1390 */
376         /* Clock limits for I/O peripherals */
377         CORE_DVFS("sbc1",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000,   52000),
378         CORE_DVFS("sbc2",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000,   52000),
379         CORE_DVFS("sbc3",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000,   52000),
380         CORE_DVFS("sbc4",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000,   52000),
381         CORE_DVFS("sbc5",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000,   52000),
382         CORE_DVFS("sbc6",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000,   52000),
383
384         CORE_DVFS("sdmmc1", -1, -1, 1, KHZ,        1,  81600,  81600,  81600,   81600,  156000,  156000,  156000,  156000,  156000),
385         CORE_DVFS("sdmmc3", -1, -1, 1, KHZ,        1,  81600,  81600,  81600,   81600,  156000,  156000,  156000,  156000,  156000),
386         CORE_DVFS("sdmmc4", -1, -1, 1, KHZ,        1, 102000, 102000, 102000,  102000,  156000,  156000,  156000,  156000,  156000),
387
388         CORE_DVFS("hdmi",   -1, -1, 1, KHZ,   148500, 148500, 148500, 297000,  297000,  297000,  297000,  297000,  297000,  297000),
389
390         /*
391          * The clock rate for the display controllers that determines the
392          * necessary core voltage depends on a divider that is internal
393          * to the display block.  Disable auto-dvfs on the display clocks,
394          * and let the display driver call tegra_dvfs_set_rate manually
395          */
396         CORE_DVFS("disp1",  -1, -1, 0, KHZ,   166000, 166000, 166000, 297000,  297000,  297000,  297000,  297000,  297000,  297000),
397         CORE_DVFS("disp2",  -1, -1, 0, KHZ,   166000, 166000, 166000, 297000,  297000,  297000,  297000,  297000,  297000,  297000),
398
399         /* xusb clocks */
400         CORE_DVFS("xusb_falcon_src", -1, -1, 1, KHZ,  1, 336000, 336000, 336000,  336000,  336000,  336000,  336000,  336000,  336000),
401         CORE_DVFS("xusb_host_src",   -1, -1, 1, KHZ,  1, 112000, 112000, 112000,  112000,  112000,  112000,  112000,  112000,  112000),
402         CORE_DVFS("xusb_dev_src",    -1, -1, 1, KHZ,  1,  58300,  58300, 112000,  112000,  112000,  112000,  112000,  112000,  112000),
403         CORE_DVFS("xusb_ss_src",     -1, -1, 1, KHZ,  1, 122400, 122400, 122400,  122400,  122400,  122400,  122400,  122400,  122400),
404         CORE_DVFS("xusb_fs_src",     -1, -1, 1, KHZ,  1,  48000,  48000,  48000,   48000,   48000,   48000,   48000,   48000,   48000),
405         CORE_DVFS("xusb_hs_src",     -1, -1, 1, KHZ,  1,  61200,  61200,  61200,   61200,   61200,   61200,   61200,   61200,   61200),
406 #endif
407 };
408
409 int tegra_dvfs_disable_core_set(const char *arg, const struct kernel_param *kp)
410 {
411         int ret;
412
413         ret = param_set_bool(arg, kp);
414         if (ret)
415                 return ret;
416
417         if (tegra_dvfs_core_disabled)
418                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_core);
419         else
420                 tegra_dvfs_rail_enable(&tegra11_dvfs_rail_vdd_core);
421
422         return 0;
423 }
424
425 int tegra_dvfs_disable_cpu_set(const char *arg, const struct kernel_param *kp)
426 {
427         int ret;
428
429         ret = param_set_bool(arg, kp);
430         if (ret)
431                 return ret;
432
433         if (tegra_dvfs_cpu_disabled)
434                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_cpu);
435         else
436                 tegra_dvfs_rail_enable(&tegra11_dvfs_rail_vdd_cpu);
437
438         return 0;
439 }
440
441 int tegra_dvfs_disable_get(char *buffer, const struct kernel_param *kp)
442 {
443         return param_get_bool(buffer, kp);
444 }
445
446 static struct kernel_param_ops tegra_dvfs_disable_core_ops = {
447         .set = tegra_dvfs_disable_core_set,
448         .get = tegra_dvfs_disable_get,
449 };
450
451 static struct kernel_param_ops tegra_dvfs_disable_cpu_ops = {
452         .set = tegra_dvfs_disable_cpu_set,
453         .get = tegra_dvfs_disable_get,
454 };
455
456 module_param_cb(disable_core, &tegra_dvfs_disable_core_ops,
457         &tegra_dvfs_core_disabled, 0644);
458 module_param_cb(disable_cpu, &tegra_dvfs_disable_cpu_ops,
459         &tegra_dvfs_cpu_disabled, 0644);
460
461 /*
462  * Validate rail thermal profile, and get its size. Valid profile:
463  * - voltage floors are descending with temperature increasing
464  * - the lowest limit is above rail minimum voltage in pll and
465  *   in dfll mode (if applicable)
466  * - the highest limit is below rail nominal voltage
467  */
468 static int __init get_thermal_profile_size(
469         int *trips_table, int *limits_table,
470         struct dvfs_rail *rail, struct dvfs_dfll_data *d)
471 {
472         int i, min_mv;
473
474         for (i = 0; i < MAX_THERMAL_LIMITS - 1; i++) {
475                 if (!limits_table[i+1])
476                         break;
477
478                 if ((trips_table[i] >= trips_table[i+1]) ||
479                     (limits_table[i] < limits_table[i+1])) {
480                         pr_warning("%s: not ordered profile\n", rail->reg_id);
481                         return -EINVAL;
482                 }
483         }
484
485         min_mv = max(rail->min_millivolts, d ? d->min_millivolts : 0);
486         if (limits_table[i] < min_mv) {
487                 pr_warning("%s: thermal profile below Vmin\n", rail->reg_id);
488                 return -EINVAL;
489         }
490
491         if (limits_table[0] > rail->nominal_millivolts) {
492                 pr_warning("%s: thermal profile above Vmax\n", rail->reg_id);
493                 return -EINVAL;
494         }
495         return i + 1;
496 }
497
498 static void __init init_rail_vmax_thermal_profile(
499         int *therm_trips_table, int *therm_caps_table,
500         struct dvfs_rail *rail, struct dvfs_dfll_data *d)
501 {
502         int i = get_thermal_profile_size(therm_trips_table,
503                                          therm_caps_table, rail, d);
504         if (i <= 0) {
505                 rail->vmax_cdev = NULL;
506                 WARN(1, "%s: invalid Vmax thermal profile\n", rail->reg_id);
507                 return;
508         }
509
510         /* Install validated thermal caps */
511         rail->therm_mv_caps = therm_caps_table;
512         rail->therm_mv_caps_num = i;
513
514         /* Setup trip-points if applicable */
515         if (rail->vmax_cdev) {
516                 rail->vmax_cdev->trip_temperatures_num = i;
517                 rail->vmax_cdev->trip_temperatures = therm_trips_table;
518         }
519 }
520
521 static void __init init_rail_vmin_thermal_profile(
522         int *therm_trips_table, int *therm_floors_table,
523         struct dvfs_rail *rail, struct dvfs_dfll_data *d)
524 {
525         int i = get_thermal_profile_size(therm_trips_table,
526                                          therm_floors_table, rail, d);
527         if (i <= 0) {
528                 rail->vmin_cdev = NULL;
529                 WARN(1, "%s: invalid Vmin thermal profile\n", rail->reg_id);
530                 return;
531         }
532
533         /* Install validated thermal floors */
534         rail->therm_mv_floors = therm_floors_table;
535         rail->therm_mv_floors_num = i;
536
537         /* Setup trip-points if applicable */
538         if (rail->vmin_cdev) {
539                 rail->vmin_cdev->trip_temperatures_num = i;
540                 rail->vmin_cdev->trip_temperatures = therm_trips_table;
541         }
542 }
543
544 static bool __init can_update_max_rate(struct clk *c, struct dvfs *d)
545 {
546         /* Don't update manual dvfs clocks */
547         if (!d->auto_dvfs)
548                 return false;
549
550         /*
551          * Don't update EMC shared bus, since EMC dvfs is board dependent: max
552          * rate and EMC scaling frequencies are determined by tegra BCT (flashed
553          * together with the image) and board specific EMC DFS table; we will
554          * check the scaling ladder against nominal core voltage when the table
555          * is loaded (and if on particular board the table is not loaded, EMC
556          * scaling is disabled).
557          */
558         if (c->ops->shared_bus_update && (c->flags & PERIPH_EMC_ENB))
559                 return false;
560
561         /*
562          * Don't update shared cbus, and don't propagate common cbus dvfs
563          * limit down to shared users, but set maximum rate for each user
564          * equal to the respective client limit.
565          */
566         if (c->ops->shared_bus_update && (c->flags & PERIPH_ON_CBUS)) {
567                 struct clk *user;
568                 unsigned long rate;
569
570                 list_for_each_entry(
571                         user, &c->shared_bus_list, u.shared_bus_user.node) {
572                         if (user->u.shared_bus_user.client) {
573                                 rate = user->u.shared_bus_user.client->max_rate;
574                                 user->max_rate = rate;
575                                 user->u.shared_bus_user.rate = rate;
576                         }
577                 }
578                 return false;
579         }
580
581         /* Other, than EMC and cbus, auto-dvfs clocks can be updated */
582         return true;
583 }
584
585 static void __init init_dvfs_one(struct dvfs *d, int max_freq_index)
586 {
587         int ret;
588         struct clk *c = tegra_get_clock_by_name(d->clk_name);
589
590         if (!c) {
591                 pr_debug("tegra11_dvfs: no clock found for %s\n",
592                         d->clk_name);
593                 return;
594         }
595
596         /* Update max rate for auto-dvfs clocks, with shared bus exceptions */
597         if (can_update_max_rate(c, d)) {
598                 BUG_ON(!d->freqs[max_freq_index]);
599                 tegra_init_max_rate(
600                         c, d->freqs[max_freq_index] * d->freqs_mult);
601         }
602         d->max_millivolts = d->dvfs_rail->nominal_millivolts;
603
604         ret = tegra_enable_dvfs_on_clk(c, d);
605         if (ret)
606                 pr_err("tegra11_dvfs: failed to enable dvfs on %s\n", c->name);
607 }
608
609 static bool __init match_dvfs_one(struct dvfs *d, int speedo_id, int process_id)
610 {
611         if ((d->process_id != -1 && d->process_id != process_id) ||
612                 (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
613                 pr_debug("tegra11_dvfs: rejected %s speedo %d,"
614                         " process %d\n", d->clk_name, d->speedo_id,
615                         d->process_id);
616                 return false;
617         }
618         return true;
619 }
620
621 static bool __init match_cpu_cvb_one(struct cpu_cvb_dvfs *d,
622                                      int speedo_id, int process_id)
623 {
624         if ((d->process_id != -1 && d->process_id != process_id) ||
625                 (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
626                 pr_debug("tegra11_dvfs: rejected cpu cvb speedo %d,"
627                         " process %d\n", d->speedo_id, d->process_id);
628                 return false;
629         }
630         return true;
631 }
632
633 /* cvb_mv = ((c2 * speedo / s_scale + c1) * speedo / s_scale + c0) / v_scale */
634 static inline int get_cvb_voltage(int speedo, int s_scale,
635                                   struct cpu_cvb_dvfs_parameters *cvb)
636 {
637         /* apply only speedo scale: output mv = cvb_mv * v_scale */
638         int mv;
639         mv = DIV_ROUND_CLOSEST(cvb->c2 * speedo, s_scale);
640         mv = DIV_ROUND_CLOSEST((mv + cvb->c1) * speedo, s_scale) + cvb->c0;
641         return mv;
642 }
643
644 static inline int round_cvb_voltage(int mv, int v_scale)
645 {
646         /* combined: apply voltage scale and round to cvb alignment step */
647         int cvb_align_step_uv = tegra_get_cvb_alignment_uV();
648
649         return DIV_ROUND_UP(mv * 1000, v_scale * cvb_align_step_uv) *
650                 cvb_align_step_uv / 1000;
651 }
652
653 static inline void override_min_millivolts(struct cpu_cvb_dvfs *d)
654 {
655         /*
656          * override dfll min_millivolts for AP40 sku always, and for other skus
657          * if dfll Vmin designated fuse 61 is set
658          */
659         if ((tegra_sku_id == 0x6) || (tegra_sku_id == 0x8) ||
660             tegra_spare_fuse(61))
661                 d->dfll_tune_data.min_millivolts = 900;
662
663         /*
664          * override pll min_millivolts for T40DC sku (the only parameter
665          * that seprated it from all skus with speedo_id 1)
666          */
667         if (tegra_sku_id == 0x20)
668                 d->cvb_table[0].cvb_pll_param.c0 = 940 * d->voltage_scale;
669 }
670
671 static int __init set_cpu_dvfs_data(
672         struct cpu_cvb_dvfs *d, struct dvfs *cpu_dvfs, int *max_freq_index)
673 {
674         int i, j, mv, dfll_mv, min_dfll_mv;
675         unsigned long fmax_at_vmin = 0;
676         unsigned long fmax_pll_mode = 0;
677         unsigned long fmin_use_dfll = 0;
678         struct cpu_cvb_dvfs_table *table = NULL;
679         int speedo = tegra_cpu_speedo_value();
680
681         override_min_millivolts(d);
682         min_dfll_mv = d->dfll_tune_data.min_millivolts;
683         BUG_ON(min_dfll_mv < tegra11_dvfs_rail_vdd_cpu.min_millivolts);
684
685         /*
686          * Use CVB table to fill in CPU dvfs frequencies and voltages. Each
687          * CVB entry specifies CPU frequency and CVB coefficients to calculate
688          * the respective voltage when either DFLL or PLL is used as CPU clock
689          * source.
690          *
691          * Minimum voltage limit is applied only to DFLL source. For PLL source
692          * voltage can go as low as table specifies. Maximum voltage limit is
693          * applied to both sources, but differently: directly clip voltage for
694          * DFLL, and limit maximum frequency for PLL.
695          */
696         for (i = 0, j = 0; i < MAX_DVFS_FREQS; i++) {
697                 table = &d->cvb_table[i];
698                 if (!table->freq)
699                         break;
700
701                 dfll_mv = get_cvb_voltage(
702                         speedo, d->speedo_scale, &table->cvb_dfll_param);
703                 dfll_mv = round_cvb_voltage(dfll_mv, d->voltage_scale);
704
705                 mv = get_cvb_voltage(
706                         speedo, d->speedo_scale, &table->cvb_pll_param);
707                 mv = round_cvb_voltage(mv, d->voltage_scale);
708
709                 /*
710                  * Check maximum frequency at minimum voltage for dfll source;
711                  * round down unless all table entries are above Vmin, then use
712                  * the 1st entry as is.
713                  */
714                 dfll_mv = max(dfll_mv, min_dfll_mv);
715                 if (dfll_mv > min_dfll_mv) {
716                         if (!j)
717                                 fmax_at_vmin = table->freq;
718                         if (!fmax_at_vmin)
719                                 fmax_at_vmin = cpu_dvfs->freqs[j - 1];
720                 }
721
722                 /* Clip maximum frequency at maximum voltage for pll source */
723                 if (mv > d->max_mv) {
724                         if (!j)
725                                 break;  /* 1st entry already above Vmax */
726                         if (!fmax_pll_mode)
727                                 fmax_pll_mode = cpu_dvfs->freqs[j - 1];
728                 }
729
730                 /* Minimum rate with pll source voltage above dfll Vmin */
731                 if ((mv >= min_dfll_mv) && (!fmin_use_dfll))
732                         fmin_use_dfll = table->freq;
733
734                 /* fill in dvfs tables */
735                 cpu_dvfs->freqs[j] = table->freq;
736                 cpu_dfll_millivolts[j] = min(dfll_mv, d->max_mv);
737                 cpu_millivolts[j] = mv;
738                 j++;
739
740                 /*
741                  * "Round-up" frequency list cut-off (keep first entry that
742                  *  exceeds max voltage - the voltage limit will be enforced
743                  *  anyway, so when requested this frequency dfll will settle
744                  *  at whatever high frequency it can on the particular chip)
745                  */
746                 if (dfll_mv > d->max_mv)
747                         break;
748         }
749         /* Table must not be empty, must have at least one entry above Vmin */
750         if (!i || !j || !fmax_at_vmin) {
751                 pr_err("tegra11_dvfs: invalid cpu dvfs table\n");
752                 return -ENOENT;
753         }
754
755         /* Must have crossover between dfll and pll operating ranges */
756         if (!fmin_use_dfll || (fmin_use_dfll > fmax_at_vmin)) {
757                 pr_err("tegra11_dvfs: no crossover of dfll and pll voltages\n");
758                 return -EINVAL;
759         }
760
761         /* dvfs tables are successfully populated - fill in the rest */
762         cpu_dvfs->speedo_id = d->speedo_id;
763         cpu_dvfs->process_id = d->process_id;
764         cpu_dvfs->freqs_mult = d->freqs_mult;
765         cpu_dvfs->dvfs_rail->nominal_millivolts = min(d->max_mv,
766                 max(cpu_millivolts[j - 1], cpu_dfll_millivolts[j - 1]));
767         *max_freq_index = j - 1;
768
769         cpu_dvfs->dfll_data = d->dfll_tune_data;
770         cpu_dvfs->dfll_data.max_rate_boost = fmax_pll_mode ?
771                 (cpu_dvfs->freqs[j - 1] - fmax_pll_mode) * d->freqs_mult : 0;
772         cpu_dvfs->dfll_data.out_rate_min = fmax_at_vmin * d->freqs_mult;
773         cpu_dvfs->dfll_data.use_dfll_rate_min = fmin_use_dfll * d->freqs_mult;
774         cpu_dvfs->dfll_data.min_millivolts = min_dfll_mv;
775
776         return 0;
777 }
778
779 static int __init get_core_nominal_mv_index(int speedo_id)
780 {
781         int i;
782         int mv = tegra_core_speedo_mv();
783         int core_edp_voltage = get_core_edp();
784         int core_edp_current = get_maximum_core_current_supported();
785
786         /*
787          * If core regulator current limit is below minimum required to reach
788          * nominal frequencies, cap core voltage, and through dvfs table all
789          * core domain frequencies at the respective limits.
790          *
791          * If core boot edp limit is not set, cap core voltage as well.
792          *
793          * Otherwise, leave nominal core voltage at chip bin level, and set
794          * all detach mode (boot, suspend, disable) limits same as boot edp
795          * (for now, still throttle nominal for other than T40T skus).
796          */
797         if (core_edp_current < TEGRA11_MIN_CORE_CURRENT) {
798                 core_edp_voltage = min(core_edp_voltage,
799                                        TEGRA11_CORE_VOLTAGE_CAP);
800                 pr_warn("tegra11_dvfs: vdd core current limit         %d mA\n"
801                         "              below min current requirements %d mA\n"
802                         "              !!!! CORE VOLTAGE IS CAPPED AT %d mV\n",
803                         core_edp_current, TEGRA11_MIN_CORE_CURRENT,
804                         TEGRA11_CORE_VOLTAGE_CAP);
805         }
806
807         if (!core_edp_voltage)
808                 core_edp_voltage = TEGRA11_CORE_VOLTAGE_CAP;
809
810         if ((core_edp_voltage <= TEGRA11_CORE_VOLTAGE_CAP) ||
811             ((tegra_sku_id != 0x4) && (tegra_sku_id != 0x8)))
812                 mv = min(mv, core_edp_voltage);
813
814         /* use boot edp limit as disable and suspend levels as well */
815         tegra11_dvfs_rail_vdd_core.boot_millivolts = core_edp_voltage;
816         tegra11_dvfs_rail_vdd_core.suspend_millivolts = core_edp_voltage;
817         tegra11_dvfs_rail_vdd_core.disable_millivolts = core_edp_voltage;
818
819         /* Round nominal level down to the nearest core scaling step */
820         for (i = 0; i < MAX_DVFS_FREQS; i++) {
821                 if ((core_millivolts[i] == 0) || (mv < core_millivolts[i]))
822                         break;
823         }
824
825         if (i == 0) {
826                 pr_err("tegra11_dvfs: unable to adjust core dvfs table to"
827                        " nominal voltage %d\n", mv);
828                 return -ENOSYS;
829         }
830         return i - 1;
831 }
832
833 int tegra_cpu_dvfs_alter(int edp_thermal_index, const cpumask_t *cpus,
834                          bool before_clk_update, int cpu_event)
835 {
836         /* empty definition for tegra11 */
837         return 0;
838 }
839
840 void __init tegra11x_init_dvfs(void)
841 {
842         int cpu_speedo_id = tegra_cpu_speedo_id();
843         int cpu_process_id = tegra_cpu_process_id();
844         int soc_speedo_id = tegra_soc_speedo_id();
845         int core_process_id = tegra_core_process_id();
846
847         int i, ret;
848         int core_nominal_mv_index;
849         int cpu_max_freq_index = 0;
850
851 #ifndef CONFIG_TEGRA_CORE_DVFS
852         tegra_dvfs_core_disabled = true;
853 #endif
854 #ifndef CONFIG_TEGRA_CPU_DVFS
855         tegra_dvfs_cpu_disabled = true;
856 #endif
857         /* Setup rail bins */
858         tegra11_dvfs_rail_vdd_cpu.stats.bin_uV = tegra_get_cvb_alignment_uV();
859         tegra11_dvfs_rail_vdd_core.stats.bin_uV = tegra_get_cvb_alignment_uV();
860
861         /*
862          * Find nominal voltages for core (1st) and cpu rails before rail
863          * init. Nominal voltage index in core scaling ladder can also be
864          * used to determine max dvfs frequencies for all core clocks. In
865          * case of error disable core scaling and set index to 0, so that
866          * core clocks would not exceed rates allowed at minimum voltage.
867          */
868         core_nominal_mv_index = get_core_nominal_mv_index(soc_speedo_id);
869         if (core_nominal_mv_index < 0) {
870                 tegra11_dvfs_rail_vdd_core.disabled = true;
871                 tegra_dvfs_core_disabled = true;
872                 core_nominal_mv_index = 0;
873         }
874         tegra11_dvfs_rail_vdd_core.nominal_millivolts =
875                 core_millivolts[core_nominal_mv_index];
876
877         /*
878          * Setup cpu dvfs and dfll tables from cvb data, determine nominal
879          * voltage for cpu rail, and cpu maximum frequency. Note that entire
880          * frequency range is guaranteed only when dfll is used as cpu clock
881          * source. Reaching maximum frequency with pll as cpu clock source
882          * may not be possible within nominal voltage range (dvfs mechanism
883          * would automatically fail frequency request in this case, so that
884          * voltage limit is not violated). Error when cpu dvfs table can not
885          * be constructed must never happen.
886          */
887         for (ret = 0, i = 0; i <  ARRAY_SIZE(cpu_cvb_dvfs_table); i++) {
888                 struct cpu_cvb_dvfs *d = &cpu_cvb_dvfs_table[i];
889                 if (match_cpu_cvb_one(d, cpu_speedo_id, cpu_process_id)) {
890                         ret = set_cpu_dvfs_data(
891                                 d, &cpu_dvfs, &cpu_max_freq_index);
892                         break;
893                 }
894         }
895         BUG_ON((i == ARRAY_SIZE(cpu_cvb_dvfs_table)) || ret);
896
897         /* Init thermal limits */
898         init_rail_vmax_thermal_profile(
899                 vdd_cpu_vmax_trips_table, vdd_cpu_therm_caps_table,
900                 &tegra11_dvfs_rail_vdd_cpu, &cpu_dvfs.dfll_data);
901         init_rail_vmin_thermal_profile(cpu_cvb_dvfs_table[i].therm_trips_table,
902                 cpu_cvb_dvfs_table[i].therm_floors_table,
903                 &tegra11_dvfs_rail_vdd_cpu, &cpu_dvfs.dfll_data);
904         init_rail_vmin_thermal_profile(vdd_core_vmin_trips_table,
905                 vdd_core_therm_floors_table, &tegra11_dvfs_rail_vdd_core, NULL);
906
907         /* Init rail structures and dependencies */
908         tegra_dvfs_init_rails(tegra11_dvfs_rails,
909                 ARRAY_SIZE(tegra11_dvfs_rails));
910
911         /* Search core dvfs table for speedo/process matching entries and
912            initialize dvfs-ed clocks */
913         for (i = 0; i <  ARRAY_SIZE(core_dvfs_table); i++) {
914                 struct dvfs *d = &core_dvfs_table[i];
915                 if (!match_dvfs_one(d, soc_speedo_id, core_process_id))
916                         continue;
917                 init_dvfs_one(d, core_nominal_mv_index);
918         }
919
920         /* Initialize matching cpu dvfs entry already found when nominal
921            voltage was determined */
922         init_dvfs_one(&cpu_dvfs, cpu_max_freq_index);
923
924         /* Finally disable dvfs on rails if necessary */
925         if (tegra_dvfs_core_disabled)
926                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_core);
927         if (tegra_dvfs_cpu_disabled)
928                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_cpu);
929
930         pr_info("tegra dvfs: VDD_CPU nominal %dmV, scaling %s\n",
931                 tegra11_dvfs_rail_vdd_cpu.nominal_millivolts,
932                 tegra_dvfs_cpu_disabled ? "disabled" : "enabled");
933         pr_info("tegra dvfs: VDD_CORE nominal %dmV, scaling %s\n",
934                 tegra11_dvfs_rail_vdd_core.nominal_millivolts,
935                 tegra_dvfs_core_disabled ? "disabled" : "enabled");
936 }
937
938 int tegra_dvfs_rail_disable_prepare(struct dvfs_rail *rail)
939 {
940         return 0;
941 }
942
943 int tegra_dvfs_rail_post_enable(struct dvfs_rail *rail)
944 {
945         return 0;
946 }
947
948 /* Core voltage and bus cap object and tables */
949 static struct kobject *cap_kobj;
950 static struct kobject *floor_kobj;
951
952 static struct core_dvfs_cap_table tegra11_core_cap_table[] = {
953 #ifdef CONFIG_TEGRA_DUAL_CBUS
954         { .cap_name = "cap.c2bus" },
955         { .cap_name = "cap.c3bus" },
956 #else
957         { .cap_name = "cap.cbus" },
958 #endif
959         { .cap_name = "cap.sclk" },
960         { .cap_name = "cap.emc" },
961         { .cap_name = "cap.host1x" },
962 };
963
964 /*
965  * Keep sys file names the same for dual and single cbus configurations to
966  * avoid changes in user space GPU capping interface.
967  */
968 static struct core_bus_limit_table tegra11_bus_cap_table[] = {
969 #ifdef CONFIG_TEGRA_DUAL_CBUS
970         { .limit_clk_name = "cap.profile.c2bus",
971           .refcnt_attr = {.attr = {.name = "cbus_cap_state", .mode = 0644} },
972           .level_attr  = {.attr = {.name = "cbus_cap_level", .mode = 0644} },
973         },
974 #else
975         { .limit_clk_name = "cap.profile.cbus",
976           .refcnt_attr = {.attr = {.name = "cbus_cap_state", .mode = 0644} },
977           .level_attr  = {.attr = {.name = "cbus_cap_level", .mode = 0644} },
978         },
979 #endif
980 };
981
982 static struct core_bus_limit_table tegra11_bus_floor_table[] = {
983         { .limit_clk_name = "floor.profile.host1x",
984           .refcnt_attr = {.attr = {.name = "h1x_floor_state", .mode = 0644} },
985           .level_attr  = {.attr = {.name = "h1x_floor_level", .mode = 0644} },
986         },
987         { .limit_clk_name = "floor.profile.emc",
988           .refcnt_attr = {.attr = {.name = "emc_floor_state", .mode = 0644} },
989           .level_attr  = {.attr = {.name = "emc_floor_level", .mode = 0644} },
990         },
991 #ifdef CONFIG_TEGRA_DUAL_CBUS
992         { .limit_clk_name = "floor.profile.c2bus",
993           .refcnt_attr = {.attr = {.name = "cbus_floor_state", .mode = 0644} },
994           .level_attr  = {.attr = {.name = "cbus_floor_level", .mode = 0644} },
995         },
996 #else
997         { .limit_clk_name = "floor.profile.cbus",
998           .refcnt_attr = {.attr = {.name = "cbus_floor_state", .mode = 0644} },
999           .level_attr  = {.attr = {.name = "cbus_floor_level", .mode = 0644} },
1000         },
1001 #endif
1002 };
1003
1004 static int __init tegra11_dvfs_init_core_limits(void)
1005 {
1006         int ret;
1007
1008         cap_kobj = kobject_create_and_add("tegra_cap", kernel_kobj);
1009         if (!cap_kobj) {
1010                 pr_err("tegra11_dvfs: failed to create sysfs cap object\n");
1011                 return 0;
1012         }
1013
1014         ret = tegra_init_shared_bus_cap(
1015                 tegra11_bus_cap_table, ARRAY_SIZE(tegra11_bus_cap_table),
1016                 cap_kobj);
1017         if (ret) {
1018                 pr_err("tegra11_dvfs: failed to init bus cap interface (%d)\n",
1019                        ret);
1020                 kobject_del(cap_kobj);
1021                 return 0;
1022         }
1023
1024         ret = tegra_init_core_cap(
1025                 tegra11_core_cap_table, ARRAY_SIZE(tegra11_core_cap_table),
1026                 core_millivolts, ARRAY_SIZE(core_millivolts), cap_kobj);
1027
1028         if (ret) {
1029                 pr_err("tegra11_dvfs: failed to init core cap interface (%d)\n",
1030                        ret);
1031                 kobject_del(cap_kobj);
1032                 return 0;
1033         }
1034         pr_info("tegra dvfs: tegra sysfs cap interface is initialized\n");
1035
1036         floor_kobj = kobject_create_and_add("tegra_floor", kernel_kobj);
1037         if (!floor_kobj) {
1038                 pr_err("tegra11_dvfs: failed to create sysfs floor object\n");
1039                 return 0;
1040         }
1041
1042         ret = tegra_init_shared_bus_floor(
1043                 tegra11_bus_floor_table, ARRAY_SIZE(tegra11_bus_floor_table),
1044                 floor_kobj);
1045         if (ret) {
1046                 pr_err("tegra11_dvfs: failed to init bus floor interface (%d)\n",
1047                        ret);
1048                 kobject_del(floor_kobj);
1049                 return 0;
1050         }
1051         pr_info("tegra dvfs: tegra sysfs floor interface is initialized\n");
1052
1053         return 0;
1054 }
1055 late_initcall(tegra11_dvfs_init_core_limits);