Revert "Merge commit 'main-jb-2012.08.03-B4' into t114-0806"
[linux-2.6.git] / arch / arm / mach-tegra / latency_allowance.c
1 /*
2  * arch/arm/mach-tegra/latency_allowance.c
3  *
4  * Copyright (C) 2011 NVIDIA Corporation
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/types.h>
18 #include <linux/init.h>
19 #include <linux/kernel.h>
20 #include <linux/debugfs.h>
21 #include <linux/seq_file.h>
22 #include <linux/err.h>
23 #include <linux/spinlock_types.h>
24 #include <linux/spinlock.h>
25 #include <linux/stringify.h>
26 #include <asm/bug.h>
27 #include <asm/io.h>
28 #include <asm/string.h>
29 #include <mach/iomap.h>
30 #include <mach/io.h>
31 #include <mach/latency_allowance.h>
32
33 #define MC_ARB_OVERRIDE         0xe8
34 #define GLOBAL_LATENCY_SCALING_ENABLE_BIT 7
35
36 #define MC_LA_AFI_0             0x2e0
37 #define MC_LA_AVPC_ARM7_0       0x2e4
38 #define MC_LA_DC_0              0x2e8
39 #define MC_LA_DC_1              0x2ec
40 #define MC_LA_DC_2              0x2f0
41 #define MC_LA_DCB_0             0x2f4
42 #define MC_LA_DCB_1             0x2f8
43 #define MC_LA_DCB_2             0x2fc
44 #define MC_LA_EPP_0             0x300
45 #define MC_LA_EPP_1             0x304
46 #define MC_LA_G2_0              0x308
47 #define MC_LA_G2_1              0x30c
48 #define MC_LA_HC_0              0x310
49 #define MC_LA_HC_1              0x314
50 #define MC_LA_HDA_0             0x318
51 #define MC_LA_ISP_0             0x31C
52 #define MC_LA_MPCORE_0          0x320
53 #define MC_LA_MPCORELP_0        0x324
54 #define MC_LA_MPE_0             0x328
55 #define MC_LA_MPE_1             0x32c
56 #define MC_LA_MPE_2             0x330
57 #define MC_LA_NV_0              0x334
58 #define MC_LA_NV_1              0x338
59 #define MC_LA_NV2_0             0x33c
60 #define MC_LA_NV2_1             0x340
61 #define MC_LA_PPCS_0            0x344
62 #define MC_LA_PPCS_1            0x348
63 #define MC_LA_PTC_0             0x34c
64 #define MC_LA_SATA_0            0x350
65 #define MC_LA_VDE_0             0x354
66 #define MC_LA_VDE_1             0x358
67 #define MC_LA_VDE_2             0x35c
68 #define MC_LA_VDE_3             0x360
69 #define MC_LA_VI_0              0x364
70 #define MC_LA_VI_1              0x368
71 #define MC_LA_VI_2              0x36c
72
73 #define DS_DISP_MCCIF_DISPLAY0A_HYST (0x481 * 4)
74 #define DS_DISP_MCCIF_DISPLAY0B_HYST (0x482 * 4)
75 #define DS_DISP_MCCIF_DISPLAY0C_HYST (0x483 * 4)
76 #define DS_DISP_MCCIF_DISPLAY1B_HYST (0x484 * 4)
77
78 #define DS_DISP_MCCIF_DISPLAY0AB_HYST (0x481 * 4)
79 #define DS_DISP_MCCIF_DISPLAY0BB_HYST (0x482 * 4)
80 #define DS_DISP_MCCIF_DISPLAY0CB_HYST (0x483 * 4)
81 #define DS_DISP_MCCIF_DISPLAY1BB_HYST (0x484 * 4)
82
83 #define VI_MCCIF_VIWSB_HYST     (0x9a * 4)
84 #define VI_MCCIF_VIWU_HYST      (0x9b * 4)
85 #define VI_MCCIF_VIWV_HYST      (0x9c * 4)
86 #define VI_MCCIF_VIWY_HYST      (0x9d * 4)
87
88 #define VI_TIMEOUT_WOCAL_VI     (0x70 * 4)
89 #define VI_RESERVE_3            (0x97 * 4)
90 #define VI_RESERVE_4            (0x98 * 4)
91
92 /* maximum valid value for latency allowance */
93 #define MC_LA_MAX_VALUE         255
94
95 #define ENABLE_LA_DEBUG         0
96 #define TEST_LA_CODE            0
97
98 #define la_debug(fmt, ...) \
99         if (ENABLE_LA_DEBUG) { \
100                 printk(KERN_INFO pr_fmt(fmt), ##__VA_ARGS__); \
101         }
102
103 static struct dentry *latency_debug_dir;
104
105 struct la_client_info {
106         unsigned int fifo_size_in_atoms;
107         unsigned int expiration_in_ns;  /* worst case expiration value */
108         void __iomem *reg_addr;
109         unsigned long mask;
110         unsigned long shift;
111         enum tegra_la_id id;
112         char *name;
113         bool scaling_supported;
114 };
115 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
116 static DEFINE_SPINLOCK(safety_lock);
117 #endif
118
119 static const int ns_per_tick = 30;
120 /* fifo atom size in bytes for non-fdc clients*/
121 static const int normal_atom_size = 16;
122 /* fifo atom size in bytes for fdc clients*/
123 static const int fdc_atom_size = 32;
124
125 #define MC_RA(r) \
126         (IO_ADDRESS(TEGRA_MC_BASE) + (MC_##r))
127 #define RA(r) \
128         (IO_ADDRESS(TEGRA_MC_BASE) + (MC_LA_##r))
129
130 #define MASK(x) \
131         ((0xFFFFFFFFUL >> (31 - (1 ? x) + (0 ? x))) << (0 ? x))
132 #define SHIFT(x) \
133         (0 ? x)
134 #define ID(id) \
135         TEGRA_LA_##id
136
137 #define LA_INFO(f, e, a, r, id, ss) \
138 {f, e, RA(a), MASK(r), SHIFT(r), ID(id), __stringify(id), ss}
139
140 /*
141  * The rule for getting the fifo_size_in_atoms is:
142  * 1.If REORDER_DEPTH exists, use it(default is overridden).
143  * 2.Else if (write_client) use RFIFO_DEPTH.
144  * 3.Else (read client) use RDFIFO_DEPTH.
145  * Refer to project.h file.
146  */
147 struct la_client_info la_info[] = {
148         LA_INFO(32,     150,    AFI_0,  7 : 0,          AFIR,           false),
149         LA_INFO(32,     150,    AFI_0,  23 : 16,        AFIW,           false),
150         LA_INFO(2,      150,    AVPC_ARM7_0, 7 : 0,     AVPC_ARM7R,     false),
151         LA_INFO(2,      150,    AVPC_ARM7_0, 23 : 16,   AVPC_ARM7W,     false),
152         LA_INFO(128,    1050,   DC_0,   7 : 0,          DISPLAY_0A,     true),
153         LA_INFO(64,     1050,   DC_0,   23 : 16,        DISPLAY_0B,     true),
154         LA_INFO(128,    1050,   DC_1,   7 : 0,          DISPLAY_0C,     true),
155         LA_INFO(64,     1050,   DC_1,   23 : 16,        DISPLAY_1B,     true),
156         LA_INFO(2,      1050,   DC_2,   7 : 0,          DISPLAY_HC,     false),
157         LA_INFO(128,    1050,   DCB_0,  7 : 0,          DISPLAY_0AB,    true),
158         LA_INFO(64,     1050,   DCB_0,  23 : 16,        DISPLAY_0BB,    true),
159         LA_INFO(128,    1050,   DCB_1,  7 : 0,          DISPLAY_0CB,    true),
160         LA_INFO(64,     1050,   DCB_1,  23 : 16,        DISPLAY_1BB,    true),
161         LA_INFO(2,      1050,   DCB_2,  7 : 0,          DISPLAY_HCB,    false),
162         LA_INFO(8,      150,    EPP_0,  7 : 0,          EPPUP,          false),
163         LA_INFO(64,     150,    EPP_0,  23 : 16,        EPPU,           false),
164         LA_INFO(64,     150,    EPP_1,  7 : 0,          EPPV,           false),
165         LA_INFO(64,     150,    EPP_1,  23 : 16,        EPPY,           false),
166         LA_INFO(64,     150,    G2_0,   7 : 0,          G2PR,           false),
167         LA_INFO(64,     150,    G2_0,   23 : 16,        G2SR,           false),
168         LA_INFO(48,     150,    G2_1,   7 : 0,          G2DR,           false),
169         LA_INFO(128,    150,    G2_1,   23 : 16,        G2DW,           false),
170         LA_INFO(16,     150,    HC_0,   7 : 0,          HOST1X_DMAR,    false),
171         LA_INFO(8,      150,    HC_0,   23 : 16,        HOST1XR,        false),
172         LA_INFO(32,     150,    HC_1,   7 : 0,          HOST1XW,        false),
173         LA_INFO(16,     150,    HDA_0,  7 : 0,          HDAR,           false),
174         LA_INFO(16,     150,    HDA_0,  23 : 16,        HDAW,           false),
175         LA_INFO(64,     150,    ISP_0,  7 : 0,          ISPW,           false),
176         LA_INFO(14,     150,    MPCORE_0, 7 : 0,        MPCORER,        false),
177         LA_INFO(24,     150,    MPCORE_0, 23 : 16,      MPCOREW,        false),
178         LA_INFO(14,     150,    MPCORELP_0, 7 : 0,      MPCORE_LPR,     false),
179         LA_INFO(24,     150,    MPCORELP_0, 23 : 16,    MPCORE_LPW,     false),
180         LA_INFO(8,      150,    MPE_0,  7 : 0,          MPE_UNIFBR,     false),
181         LA_INFO(2,      150,    MPE_0,  23 : 16,        MPE_IPRED,      false),
182         LA_INFO(64,     150,    MPE_1,  7 : 0,          MPE_AMEMRD,     false),
183         LA_INFO(8,      150,    MPE_1,  23 : 16,        MPE_CSRD,       false),
184         LA_INFO(8,      150,    MPE_2,  7 : 0,          MPE_UNIFBW,     false),
185         LA_INFO(8,      150,    MPE_2,  23 : 16,        MPE_CSWR,       false),
186         LA_INFO(48,     150,    NV_0,   7 : 0,          FDCDRD,         false),
187         LA_INFO(64,     150,    NV_0,   23 : 16,        IDXSRD,         false),
188         LA_INFO(64,     150,    NV_1,   7 : 0,          TEXSRD,         false),
189         LA_INFO(48,     150,    NV_1,   23 : 16,        FDCDWR,         false),
190         LA_INFO(48,     150,    NV2_0,  7 : 0,          FDCDRD2,        false),
191         LA_INFO(64,     150,    NV2_0,  23 : 16,        IDXSRD2,        false),
192         LA_INFO(64,     150,    NV2_1,  7 : 0,          TEXSRD2,        false),
193         LA_INFO(48,     150,    NV2_1,  23 : 16,        FDCDWR2,        false),
194         LA_INFO(2,      150,    PPCS_0, 7 : 0,          PPCS_AHBDMAR,   false),
195         LA_INFO(8,      150,    PPCS_0, 23 : 16,        PPCS_AHBSLVR,   false),
196         LA_INFO(2,      150,    PPCS_1, 7 : 0,          PPCS_AHBDMAW,   false),
197         LA_INFO(4,      150,    PPCS_1, 23 : 16,        PPCS_AHBSLVW,   false),
198         LA_INFO(2,      150,    PTC_0,  7 : 0,          PTCR,           false),
199         LA_INFO(32,     150,    SATA_0, 7 : 0,          SATAR,          false),
200         LA_INFO(32,     150,    SATA_0, 23 : 16,        SATAW,          false),
201         LA_INFO(8,      150,    VDE_0,  7 : 0,          VDE_BSEVR,      false),
202         LA_INFO(4,      150,    VDE_0,  23 : 16,        VDE_MBER,       false),
203         LA_INFO(16,     150,    VDE_1,  7 : 0,          VDE_MCER,       false),
204         LA_INFO(16,     150,    VDE_1,  23 : 16,        VDE_TPER,       false),
205         LA_INFO(4,      150,    VDE_2,  7 : 0,          VDE_BSEVW,      false),
206         LA_INFO(16,     150,    VDE_2,  23 : 16,        VDE_DBGW,       false),
207         LA_INFO(2,      150,    VDE_3,  7 : 0,          VDE_MBEW,       false),
208         LA_INFO(16,     150,    VDE_3,  23 : 16,        VDE_TPMW,       false),
209         LA_INFO(8,      1050,   VI_0,   7 : 0,          VI_RUV,         false),
210         LA_INFO(64,     1050,   VI_0,   23 : 16,        VI_WSB,         true),
211         LA_INFO(64,     1050,   VI_1,   7 : 0,          VI_WU,          true),
212         LA_INFO(64,     1050,   VI_1,   23 : 16,        VI_WV,          true),
213         LA_INFO(64,     1050,   VI_2,   7 : 0,          VI_WY,          true),
214
215 /* end of list. */
216         LA_INFO(0,      0,      AFI_0,  0 : 0,          MAX_ID,         false)
217 };
218
219 struct la_scaling_info {
220         unsigned int threshold_low;
221         unsigned int threshold_mid;
222         unsigned int threshold_high;
223         int scaling_ref_count;
224         int actual_la_to_set;
225         int la_set;
226 };
227
228 struct la_scaling_reg_info {
229         enum tegra_la_id id;
230         void __iomem *tl_reg_addr;
231         unsigned int tl_mask;
232         unsigned int tl_shift;
233         void __iomem *tm_reg_addr;
234         unsigned int tm_mask;
235         unsigned int tm_shift;
236         void __iomem *th_reg_addr;
237         unsigned int th_mask;
238         unsigned int th_shift;
239 };
240
241 #define DISP1_RA(r) \
242         (IO_ADDRESS(TEGRA_DISPLAY_BASE) + DS_DISP_MCCIF_##r##_HYST)
243 #define DISP2_RA(r) \
244         (IO_ADDRESS(TEGRA_DISPLAY2_BASE) + DS_DISP_MCCIF_##r##_HYST)
245
246 #define DISP_SCALING_REG_INFO(id, r, ra) \
247         { \
248                 ID(id), \
249                 ra(r), MASK(15 : 8), SHIFT(15 : 8), \
250                 ra(r), MASK(23 : 16), SHIFT(15 : 8), \
251                 ra(r), MASK(7 : 0), SHIFT(15 : 8) \
252         }
253
254 struct la_scaling_reg_info disp_info[] = {
255         DISP_SCALING_REG_INFO(DISPLAY_0A, DISPLAY0A, DISP1_RA),
256         DISP_SCALING_REG_INFO(DISPLAY_0B, DISPLAY0B, DISP1_RA),
257         DISP_SCALING_REG_INFO(DISPLAY_0C, DISPLAY0C, DISP1_RA),
258         DISP_SCALING_REG_INFO(DISPLAY_1B, DISPLAY1B, DISP1_RA),
259         DISP_SCALING_REG_INFO(MAX_ID,     DISPLAY1B, DISP1_RA), /*dummy entry*/
260         DISP_SCALING_REG_INFO(DISPLAY_0AB, DISPLAY0AB, DISP2_RA),
261         DISP_SCALING_REG_INFO(DISPLAY_0BB, DISPLAY0BB, DISP2_RA),
262         DISP_SCALING_REG_INFO(DISPLAY_0CB, DISPLAY0CB, DISP2_RA),
263         DISP_SCALING_REG_INFO(DISPLAY_1BB, DISPLAY1BB, DISP2_RA),
264 };
265
266 #define VI_TH_RA(r) \
267         (IO_ADDRESS(TEGRA_VI_BASE) + VI_MCCIF_##r##_HYST)
268 #define VI_TM_RA(r) \
269         (IO_ADDRESS(TEGRA_VI_BASE) + VI_TIMEOUT_WOCAL_VI)
270 #define VI_TL_RA(r) \
271         (IO_ADDRESS(TEGRA_VI_BASE) + VI_RESERVE_##r)
272
273 struct la_scaling_reg_info vi_info[] = {
274         {
275                 ID(VI_WSB),
276                 VI_TL_RA(4), MASK(7 : 0), SHIFT(7 : 0),
277                 VI_TM_RA(0), MASK(7 : 0), SHIFT(7 : 0),
278                 VI_TH_RA(VIWSB), MASK(7 : 0), SHIFT(7 : 0)
279         },
280         {
281                 ID(VI_WU),
282                 VI_TL_RA(3), MASK(15 : 8), SHIFT(15 : 8),
283                 VI_TM_RA(0), MASK(15 : 8), SHIFT(15 : 8),
284                 VI_TH_RA(VIWU), MASK(7 : 0), SHIFT(7 : 0)
285         },
286         {
287                 ID(VI_WV),
288                 VI_TL_RA(3), MASK(7 : 0), SHIFT(7 : 0),
289                 VI_TM_RA(0), MASK(23 : 16), SHIFT(23 : 16),
290                 VI_TH_RA(VIWV), MASK(7 : 0), SHIFT(7 : 0)
291         },
292         {
293                 ID(VI_WY),
294                 VI_TL_RA(4), MASK(15 : 8), SHIFT(15 : 8),
295                 VI_TM_RA(0), MASK(31 : 24), SHIFT(31 : 24),
296                 VI_TH_RA(VIWY), MASK(7 : 0), SHIFT(7 : 0)
297         }
298 };
299
300 static int la_scaling_enable_count;
301
302 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
303 static struct la_scaling_info scaling_info[TEGRA_LA_MAX_ID];
304
305 #define VALIDATE_ID(id) \
306         do { \
307                 if (id >= TEGRA_LA_MAX_ID) \
308                         return -EINVAL; \
309                 BUG_ON(la_info[id].id != id); \
310         } while (0)
311
312 #define VALIDATE_BW(bw_in_mbps) \
313         do { \
314                 if (bw_in_mbps >= 4096) \
315                         return -EINVAL; \
316         } while (0)
317
318 #define VALIDATE_THRESHOLDS(tl, tm, th) \
319         do { \
320                 if (tl > 100 || tm > 100 || th > 100) \
321                         return -EINVAL; \
322         } while (0)
323
324 static void set_thresholds(struct la_scaling_reg_info *info,
325                             enum tegra_la_id id)
326 {
327         unsigned long reg_read;
328         unsigned long reg_write;
329         unsigned int thresh_low;
330         unsigned int thresh_mid;
331         unsigned int thresh_high;
332         int la_set;
333
334         reg_read = readl(la_info[id].reg_addr);
335         la_set = (reg_read & la_info[id].mask) >> la_info[id].shift;
336         /* la should be set before enabling scaling. */
337         BUG_ON(la_set != scaling_info[id].la_set);
338
339         thresh_low = (scaling_info[id].threshold_low * la_set) / 100;
340         thresh_mid = (scaling_info[id].threshold_mid * la_set) / 100;
341         thresh_high = (scaling_info[id].threshold_high * la_set) / 100;
342         la_debug("%s: la_set=%d, thresh_low=%d(%d%%), thresh_mid=%d(%d%%),"
343                 " thresh_high=%d(%d%%) ", __func__, la_set,
344                 thresh_low, scaling_info[id].threshold_low,
345                 thresh_mid, scaling_info[id].threshold_mid,
346                 thresh_high, scaling_info[id].threshold_high);
347
348         reg_read = readl(info->tl_reg_addr);
349         reg_write = (reg_read & ~info->tl_mask) |
350                 (thresh_low << info->tl_shift);
351         writel(reg_write, info->tl_reg_addr);
352         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
353                 (u32)info->tl_reg_addr, (u32)reg_read, (u32)reg_write);
354
355         reg_read = readl(info->tm_reg_addr);
356         reg_write = (reg_read & ~info->tm_mask) |
357                 (thresh_mid << info->tm_shift);
358         writel(reg_write, info->tm_reg_addr);
359         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
360                 (u32)info->tm_reg_addr, (u32)reg_read, (u32)reg_write);
361
362         reg_read = readl(info->th_reg_addr);
363         reg_write = (reg_read & ~info->th_mask) |
364                 (thresh_high << info->th_shift);
365         writel(reg_write, info->th_reg_addr);
366         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
367                 (u32)info->th_reg_addr, (u32)reg_read, (u32)reg_write);
368 }
369
370 static void set_disp_latency_thresholds(enum tegra_la_id id)
371 {
372         set_thresholds(&disp_info[id - ID(DISPLAY_0A)], id);
373 }
374
375 static void set_vi_latency_thresholds(enum tegra_la_id id)
376 {
377         set_thresholds(&vi_info[id - ID(VI_WSB)], id);
378 }
379
380 /* Sets latency allowance based on clients memory bandwitdh requirement.
381  * Bandwidth passed is in mega bytes per second.
382  */
383 int tegra_set_latency_allowance(enum tegra_la_id id,
384                                 unsigned int bandwidth_in_mbps)
385 {
386         int ideal_la;
387         int la_to_set;
388         unsigned long reg_read;
389         unsigned long reg_write;
390         int bytes_per_atom = normal_atom_size;
391         struct la_client_info *ci;
392
393         VALIDATE_ID(id);
394         VALIDATE_BW(bandwidth_in_mbps);
395         if (id == ID(FDCDRD) || id == ID(FDCDWR) ||
396                 id == ID(FDCDRD2) || id == ID(FDCDWR2))
397                 bytes_per_atom = fdc_atom_size;
398
399         ci = &la_info[id];
400
401         if (bandwidth_in_mbps == 0) {
402                 la_to_set = MC_LA_MAX_VALUE;
403         } else {
404                 ideal_la = (ci->fifo_size_in_atoms * bytes_per_atom * 1000) /
405                            (bandwidth_in_mbps * ns_per_tick);
406                 la_to_set = ideal_la - (ci->expiration_in_ns/ns_per_tick) - 1;
407         }
408
409         la_debug("\n%s:id=%d,bw=%dmbps, la_to_set=%d",
410                 __func__, id, bandwidth_in_mbps, la_to_set);
411         la_to_set = (la_to_set < 0) ? 0 : la_to_set;
412         la_to_set = (la_to_set > MC_LA_MAX_VALUE) ? MC_LA_MAX_VALUE : la_to_set;
413         scaling_info[id].actual_la_to_set = la_to_set;
414
415         /* until display can use latency allowance scaling, use a more
416          * aggressive LA setting. Bug 862709 */
417         if (id >= ID(DISPLAY_0A) && id <= ID(DISPLAY_HCB))
418                 la_to_set /= 3;
419
420         spin_lock(&safety_lock);
421         reg_read = readl(ci->reg_addr);
422         reg_write = (reg_read & ~ci->mask) |
423                         (la_to_set << ci->shift);
424         writel(reg_write, ci->reg_addr);
425         scaling_info[id].la_set = la_to_set;
426         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
427                 (u32)ci->reg_addr, (u32)reg_read, (u32)reg_write);
428         spin_unlock(&safety_lock);
429         return 0;
430 }
431
432 /* Thresholds for scaling are specified in % of fifo freeness.
433  * If threshold_low is specified as 20%, it means when the fifo free
434  * between 0 to 20%, use la as programmed_la.
435  * If threshold_mid is specified as 50%, it means when the fifo free
436  * between 20 to 50%, use la as programmed_la/2 .
437  * If threshold_high is specified as 80%, it means when the fifo free
438  * between 50 to 80%, use la as programmed_la/4.
439  * When the fifo is free between 80 to 100%, use la as 0(highest priority).
440  */
441 int tegra_enable_latency_scaling(enum tegra_la_id id,
442                                     unsigned int threshold_low,
443                                     unsigned int threshold_mid,
444                                     unsigned int threshold_high)
445 {
446         unsigned long reg;
447         void __iomem *scaling_enable_reg = MC_RA(ARB_OVERRIDE);
448
449         VALIDATE_ID(id);
450         VALIDATE_THRESHOLDS(threshold_low, threshold_mid, threshold_high);
451
452         if (la_info[id].scaling_supported == false)
453                 goto exit;
454
455         spin_lock(&safety_lock);
456
457         la_debug("\n%s: id=%d, tl=%d, tm=%d, th=%d", __func__,
458                 id, threshold_low, threshold_mid, threshold_high);
459         scaling_info[id].threshold_low = threshold_low;
460         scaling_info[id].threshold_mid = threshold_mid;
461         scaling_info[id].threshold_high = threshold_high;
462         scaling_info[id].scaling_ref_count++;
463
464         if (id >= ID(DISPLAY_0A) && id <= ID(DISPLAY_1BB))
465                 set_disp_latency_thresholds(id);
466         else if (id >= ID(VI_WSB) && id <= ID(VI_WY))
467                 set_vi_latency_thresholds(id);
468         if (!la_scaling_enable_count++) {
469                 reg = readl(scaling_enable_reg);
470                 reg |= (1 << GLOBAL_LATENCY_SCALING_ENABLE_BIT);
471                 writel(reg,  scaling_enable_reg);
472                 la_debug("enabled scaling.");
473         }
474         spin_unlock(&safety_lock);
475 exit:
476         return 0;
477 }
478
479 void tegra_disable_latency_scaling(enum tegra_la_id id)
480 {
481         unsigned long reg;
482         void __iomem *scaling_enable_reg = MC_RA(ARB_OVERRIDE);
483
484         if (id >= TEGRA_LA_MAX_ID)
485                 return;
486         BUG_ON(la_info[id].id != id);
487
488         if (la_info[id].scaling_supported == false)
489                 return;
490         spin_lock(&safety_lock);
491         la_debug("\n%s: id=%d", __func__, id);
492         scaling_info[id].scaling_ref_count--;
493         BUG_ON(scaling_info[id].scaling_ref_count < 0);
494
495         if (!--la_scaling_enable_count) {
496                 reg = readl(scaling_enable_reg);
497                 reg = reg & ~(1 << GLOBAL_LATENCY_SCALING_ENABLE_BIT);
498                 writel(reg, scaling_enable_reg);
499                 la_debug("disabled scaling.");
500         }
501         spin_unlock(&safety_lock);
502 }
503 #endif
504
505 static int la_regs_show(struct seq_file *s, void *unused)
506 {
507         unsigned i;
508         unsigned long la;
509
510         /* iterate the list, but don't print MAX_ID */
511         for (i = 0; i < ARRAY_SIZE(la_info) - 1; i++) {
512                 la = (readl(la_info[i].reg_addr) & la_info[i].mask)
513                         >> la_info[i].shift;
514                 seq_printf(s, "%-16s: %4lu\n", la_info[i].name, la);
515         }
516
517         return 0;
518 }
519
520 static int dbg_la_regs_open(struct inode *inode, struct file *file)
521 {
522         return single_open(file, la_regs_show, inode->i_private);
523 }
524
525 static const struct file_operations regs_fops = {
526         .open           = dbg_la_regs_open,
527         .read           = seq_read,
528         .llseek         = seq_lseek,
529         .release        = single_release,
530 };
531
532 static int __init tegra_latency_allowance_debugfs_init(void)
533 {
534         if (latency_debug_dir)
535                 return 0;
536
537         latency_debug_dir = debugfs_create_dir("tegra_latency", NULL);
538
539         debugfs_create_file("la_info", S_IRUGO, latency_debug_dir, NULL,
540                 &regs_fops);
541
542         return 0;
543 }
544
545 late_initcall(tegra_latency_allowance_debugfs_init);
546
547 static int __init tegra_latency_allowance_init(void)
548 {
549         la_scaling_enable_count = 0;
550
551         tegra_set_latency_allowance(TEGRA_LA_G2PR, 20);
552         tegra_set_latency_allowance(TEGRA_LA_G2SR, 20);
553         tegra_set_latency_allowance(TEGRA_LA_G2DR, 20);
554         tegra_set_latency_allowance(TEGRA_LA_G2DW, 20);
555         return 0;
556 }
557
558 core_initcall(tegra_latency_allowance_init);
559
560 #if TEST_LA_CODE
561 static int __init test_la(void)
562 {
563         int err;
564         enum tegra_la_id id = 0;
565         int repeat_count = 5;
566
567         do {
568                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
569                         err = tegra_set_latency_allowance(id, 200);
570                         if (err)
571                                 la_debug("\n***tegra_set_latency_allowance,"
572                                         " err=%d", err);
573                 }
574
575                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
576                         if (id >= ID(DISPLAY_0AB) && id <= ID(DISPLAY_HCB))
577                                 continue;
578                         if (id >= ID(VI_WSB) && id <= ID(VI_WY))
579                                 continue;
580                         err = tegra_enable_latency_scaling(id, 20, 50, 80);
581                         if (err)
582                                 la_debug("\n***tegra_enable_latency_scaling,"
583                                         " err=%d", err);
584                 }
585
586                 la_debug("la_scaling_enable_count =%d",
587                         la_scaling_enable_count);
588                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
589                         if (id >= ID(DISPLAY_0AB) && id <= ID(DISPLAY_HCB))
590                                 continue;
591                         if (id >= ID(VI_WSB) && id <= ID(VI_WY))
592                                 continue;
593                         tegra_disable_latency_scaling(id);
594                 }
595                 la_debug("la_scaling_enable_count=%d",
596                         la_scaling_enable_count);
597         } while (--repeat_count);
598         return 0;
599 }
600
601 late_initcall(test_la);
602 #endif