rtc: tps80031: register as mfd sub device
[linux-2.6.git] / arch / arm / mach-tegra / irq.c
1 /*
2  * Copyright (C) 2011 Google, Inc.
3  *
4  * Author:
5  *      Colin Cross <ccross@android.com>
6  *
7  * Copyright (C) 2010-2012, NVIDIA Corporation
8  *
9  * This software is licensed under the terms of the GNU General Public
10  * License version 2, as published by the Free Software Foundation, and
11  * may be copied, distributed, and modified under those terms.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  */
19
20 #include <linux/kernel.h>
21 #include <linux/interrupt.h>
22 #include <linux/irq.h>
23 #include <linux/io.h>
24 #include <linux/syscore_ops.h>
25
26 #include <asm/hardware/gic.h>
27
28 #include <mach/iomap.h>
29 #include <mach/gpio.h>
30 #include <mach/legacy_irq.h>
31
32 #include "board.h"
33 #include "gic.h"
34 #include "pm-irq.h"
35
36 #define INT_SYS_NR      (INT_GPIO_BASE - INT_PRI_BASE)
37 #define INT_SYS_SZ      (INT_SEC_BASE - INT_PRI_BASE)
38 #define PPI_NR          ((INT_SYS_NR+INT_SYS_SZ-1)/INT_SYS_SZ)
39
40 #define ICTLR_CPU_IEP_VFIQ      0x08
41 #define ICTLR_CPU_IEP_FIR       0x14
42 #define ICTLR_CPU_IEP_FIR_SET   0x18
43 #define ICTLR_CPU_IEP_FIR_CLR   0x1c
44
45 #define ICTLR_CPU_IER           0x20
46 #define ICTLR_CPU_IER_SET       0x24
47 #define ICTLR_CPU_IER_CLR       0x28
48 #define ICTLR_CPU_IEP_CLASS     0x2C
49
50 #define ICTLR_COP_IER           0x30
51 #define ICTLR_COP_IER_SET       0x34
52 #define ICTLR_COP_IER_CLR       0x38
53 #define ICTLR_COP_IEP_CLASS     0x3c
54
55 #define NUM_ICTLRS (INT_MAIN_NR/32)
56 #define FIRST_LEGACY_IRQ 32
57
58 static void __iomem *ictlr_reg_base[] = {
59         IO_ADDRESS(TEGRA_PRIMARY_ICTLR_BASE),
60         IO_ADDRESS(TEGRA_SECONDARY_ICTLR_BASE),
61         IO_ADDRESS(TEGRA_TERTIARY_ICTLR_BASE),
62         IO_ADDRESS(TEGRA_QUATERNARY_ICTLR_BASE),
63 #if (NUM_ICTLRS > 4)
64         IO_ADDRESS(TEGRA_QUINARY_ICTLR_BASE),
65 #endif
66 };
67
68 #ifdef CONFIG_PM_SLEEP
69 static u32 cop_ier[NUM_ICTLRS];
70 static u32 cop_iep[NUM_ICTLRS];
71 static u32 cpu_ier[NUM_ICTLRS];
72 static u32 cpu_iep[NUM_ICTLRS];
73
74 static u32 ictlr_wake_mask[NUM_ICTLRS];
75 #endif
76
77 int tegra_update_lp1_irq_wake(unsigned int irq, bool enable)
78 {
79 #ifdef CONFIG_PM_SLEEP
80         u8 index;
81         u32 mask;
82
83         if (irq < FIRST_LEGACY_IRQ ||
84                 irq >= FIRST_LEGACY_IRQ + NUM_ICTLRS * 32)
85                 return -EINVAL;
86
87         index = ((irq - FIRST_LEGACY_IRQ) >> 5);
88         mask = BIT((irq - FIRST_LEGACY_IRQ) % 32);
89         if (enable)
90                 ictlr_wake_mask[index] |= mask;
91         else
92                 ictlr_wake_mask[index] &= ~mask;
93 #endif
94
95         return 0;
96 }
97
98 static inline void tegra_irq_write_mask(unsigned int irq, unsigned long reg)
99 {
100         void __iomem *base;
101         u32 mask;
102
103         BUG_ON(irq < FIRST_LEGACY_IRQ ||
104                 irq >= FIRST_LEGACY_IRQ + NUM_ICTLRS * 32);
105
106         base = ictlr_reg_base[(irq - FIRST_LEGACY_IRQ) / 32];
107         mask = BIT((irq - FIRST_LEGACY_IRQ) % 32);
108
109         __raw_writel(mask, base + reg);
110 }
111
112 static void tegra_mask(struct irq_data *d)
113 {
114         if (d->irq < FIRST_LEGACY_IRQ)
115                 return;
116
117         tegra_irq_write_mask(d->irq, ICTLR_CPU_IER_CLR);
118 }
119
120 static void tegra_unmask(struct irq_data *d)
121 {
122         if (d->irq < FIRST_LEGACY_IRQ)
123                 return;
124
125         tegra_irq_write_mask(d->irq, ICTLR_CPU_IER_SET);
126 }
127
128 static void tegra_ack(struct irq_data *d)
129 {
130         if (d->irq < FIRST_LEGACY_IRQ)
131                 return;
132
133         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_CLR);
134 }
135
136 static void tegra_eoi(struct irq_data *d)
137 {
138         if (d->irq < FIRST_LEGACY_IRQ)
139                 return;
140
141         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_CLR);
142 }
143
144 static int tegra_retrigger(struct irq_data *d)
145 {
146         if (d->irq < FIRST_LEGACY_IRQ)
147                 return 0;
148
149         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_SET);
150
151         return 1;
152 }
153
154 static int tegra_set_type(struct irq_data *d, unsigned int flow_type)
155 {
156         return tegra_pm_irq_set_wake_type(d->irq, flow_type);
157 }
158
159 #ifdef CONFIG_PM_SLEEP
160 /*
161  * Caller ensures that tegra_set_wake (irq_set_wake callback)
162  * is called for non-gpio wake sources only
163  */
164 static int tegra_set_wake(struct irq_data *d, unsigned int enable)
165 {
166         int ret;
167
168         /* pmc lp0 wake enable for non-gpio wake sources */
169         ret = tegra_pm_irq_set_wake(d->irq, enable);
170         if (ret)
171                 pr_err("Failed lp0 wake %s for irq=%d\n",
172                         (enable ? "enable" : "disable"), d->irq);
173
174         /* lp1 wake enable for wake sources */
175         ret = tegra_update_lp1_irq_wake(d->irq, enable);
176         if (ret)
177                 pr_err("Failed lp1 wake %s for irq=%d\n",
178                         (enable ? "enable" : "disable"), d->irq);
179
180         return ret;
181 }
182
183 static int tegra_legacy_irq_suspend(void)
184 {
185         unsigned long flags;
186         int i;
187
188         local_irq_save(flags);
189         for (i = 0; i < NUM_ICTLRS; i++) {
190                 void __iomem *ictlr = ictlr_reg_base[i];
191                 /* save interrupt state */
192                 cpu_ier[i] = readl(ictlr + ICTLR_CPU_IER);
193                 cpu_iep[i] = readl(ictlr + ICTLR_CPU_IEP_CLASS);
194                 cop_ier[i] = readl(ictlr + ICTLR_COP_IER);
195                 cop_iep[i] = readl(ictlr + ICTLR_COP_IEP_CLASS);
196
197                 /* disable COP interrupts */
198                 writel(~0, ictlr + ICTLR_COP_IER_CLR);
199
200                 /* disable CPU interrupts */
201                 writel(~0, ictlr + ICTLR_CPU_IER_CLR);
202
203                 /* enable lp1 wake sources */
204                 writel(ictlr_wake_mask[i], ictlr + ICTLR_CPU_IER_SET);
205         }
206         local_irq_restore(flags);
207
208         return 0;
209 }
210
211 static void tegra_legacy_irq_resume(void)
212 {
213         unsigned long flags;
214         int i;
215
216         local_irq_save(flags);
217         for (i = 0; i < NUM_ICTLRS; i++) {
218                 void __iomem *ictlr = ictlr_reg_base[i];
219                 writel(cpu_iep[i], ictlr + ICTLR_CPU_IEP_CLASS);
220                 writel(~0ul, ictlr + ICTLR_CPU_IER_CLR);
221                 writel(cpu_ier[i], ictlr + ICTLR_CPU_IER_SET);
222                 writel(cop_iep[i], ictlr + ICTLR_COP_IEP_CLASS);
223                 writel(~0ul, ictlr + ICTLR_COP_IER_CLR);
224                 writel(cop_ier[i], ictlr + ICTLR_COP_IER_SET);
225         }
226         local_irq_restore(flags);
227 }
228
229 static struct syscore_ops tegra_legacy_irq_syscore_ops = {
230         .suspend = tegra_legacy_irq_suspend,
231         .resume = tegra_legacy_irq_resume,
232 };
233
234 static int tegra_legacy_irq_syscore_init(void)
235 {
236         register_syscore_ops(&tegra_legacy_irq_syscore_ops);
237
238         return 0;
239 }
240 subsys_initcall(tegra_legacy_irq_syscore_init);
241 #else
242 #define tegra_set_wake NULL
243 #endif
244
245 void __init tegra_init_irq(void)
246 {
247         int i;
248
249         for (i = 0; i < NUM_ICTLRS; i++) {
250                 void __iomem *ictlr = ictlr_reg_base[i];
251                 writel(~0, ictlr + ICTLR_CPU_IER_CLR);
252                 writel(0, ictlr + ICTLR_CPU_IEP_CLASS);
253                 writel(~0, ictlr + ICTLR_CPU_IEP_FIR_CLR);
254         }
255
256         gic_arch_extn.irq_ack = tegra_ack;
257         gic_arch_extn.irq_eoi = tegra_eoi;
258         gic_arch_extn.irq_mask = tegra_mask;
259         gic_arch_extn.irq_unmask = tegra_unmask;
260         gic_arch_extn.irq_retrigger = tegra_retrigger;
261         gic_arch_extn.irq_set_type = tegra_set_type;
262         gic_arch_extn.irq_set_wake = tegra_set_wake;
263         gic_arch_extn.flags = IRQCHIP_MASK_ON_SUSPEND;
264
265         tegra_gic_init();
266 }
267
268 void tegra_init_legacy_irq_cop(void)
269 {
270         int i;
271
272         for (i = 0; i < NUM_ICTLRS; i++) {
273                 void __iomem *ictlr = ictlr_reg_base[i];
274                 writel(~0, ictlr + ICTLR_COP_IER_CLR);
275                 writel(0, ictlr + ICTLR_COP_IEP_CLASS);
276         }
277 }