b400f9246e48514ecdfaefcd05bfe4263fcbd544
[linux-2.6.git] / arch / arm / mach-tegra / include / mach / uncompress.h
1 /*
2  * arch/arm/mach-tegra/include/mach/uncompress.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *      Erik Gilling <konkers@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21 #ifndef __MACH_TEGRA_UNCOMPRESS_H
22 #define __MACH_TEGRA_UNCOMPRESS_H
23
24 #include <linux/types.h>
25 #include <linux/serial_reg.h>
26
27 #include <mach/iomap.h>
28
29 #if defined(CONFIG_TEGRA_DEBUG_UARTA)
30 #define DEBUG_UART_CLK_SRC              (TEGRA_CLK_RESET_BASE + 0x178)
31 #define DEBUG_UART_CLK_ENB_SET_REG      (TEGRA_CLK_RESET_BASE + 0x320)
32 #define DEBUG_UART_CLK_ENB_SET_BIT      (1 << 6)
33 #define DEBUG_UART_RST_CLR_REG          (TEGRA_CLK_RESET_BASE + 0x304)
34 #define DEBUG_UART_RST_CLR_BIT          (1 << 6)
35 #elif defined(CONFIG_TEGRA_DEBUG_UARTB)
36 #define DEBUG_UART_CLK_SRC              (TEGRA_CLK_RESET_BASE + 0x17c)
37 #define DEBUG_UART_CLK_ENB_SET_REG      (TEGRA_CLK_RESET_BASE + 0x320)
38 #define DEBUG_UART_CLK_ENB_SET_BIT      (1 << 7)
39 #define DEBUG_UART_RST_CLR_REG          (TEGRA_CLK_RESET_BASE + 0x304)
40 #define DEBUG_UART_RST_CLR_BIT          (1 << 7)
41 #elif defined(CONFIG_TEGRA_DEBUG_UARTC)
42 #define DEBUG_UART_CLK_SRC              (TEGRA_CLK_RESET_BASE + 0x1a0)
43 #define DEBUG_UART_CLK_ENB_SET_REG      (TEGRA_CLK_RESET_BASE + 0x328)
44 #define DEBUG_UART_CLK_ENB_SET_BIT      (1 << 23)
45 #define DEBUG_UART_RST_CLR_REG          (TEGRA_CLK_RESET_BASE + 0x30C)
46 #define DEBUG_UART_RST_CLR_BIT          (1 << 23)
47 #elif defined(CONFIG_TEGRA_DEBUG_UARTD)
48 #define DEBUG_UART_CLK_SRC              (TEGRA_CLK_RESET_BASE + 0x1c0)
49 #define DEBUG_UART_CLK_ENB_SET_REG      (TEGRA_CLK_RESET_BASE + 0x330)
50 #define DEBUG_UART_CLK_ENB_SET_BIT      (1 << 1)
51 #define DEBUG_UART_RST_CLR_REG          (TEGRA_CLK_RESET_BASE + 0x314)
52 #define DEBUG_UART_RST_CLR_BIT          (1 << 1)
53 #elif defined(CONFIG_TEGRA_DEBUG_UARTE)
54 #define DEBUG_UART_CLK_SRC              (TEGRA_CLK_RESET_BASE + 0x1c4)
55 #define DEBUG_UART_CLK_ENB_SET_REG      (TEGRA_CLK_RESET_BASE + 0x330)
56 #define DEBUG_UART_CLK_ENB_SET_BIT      (1 << 2)
57 #define DEBUG_UART_RST_CLR_REG          (TEGRA_CLK_RESET_BASE + 0x314)
58 #define DEBUG_UART_RST_CLR_BIT          (1 << 2)
59 #else
60 #define DEBUG_UART_CLK_SRC              0
61 #define DEBUG_UART_CLK_ENB_SET_REG      0
62 #define DEBUG_UART_CLK_ENB_SET_BIT      0
63 #define DEBUG_UART_RST_CLR_REG          0
64 #define DEBUG_UART_RST_CLR_BIT          0
65 #endif
66
67 static void putc(int c)
68 {
69         volatile u8 *uart = (volatile u8 *)TEGRA_DEBUG_UART_BASE;
70         int shift = 2;
71
72         if (uart == NULL)
73                 return;
74
75         while (!(uart[UART_LSR << shift] & UART_LSR_THRE))
76                 barrier();
77         uart[UART_TX << shift] = c;
78 }
79
80 static inline void flush(void)
81 {
82 }
83
84 static inline void konk_delay(int delay)
85 {
86         int i;
87
88         for (i = 0; i < (1000 * delay); i++) {
89                 barrier();
90         }
91 }
92
93
94 static inline void arch_decomp_setup(void)
95 {
96         volatile u8 *uart = (volatile u8 *)TEGRA_DEBUG_UART_BASE;
97         int shift = 2;
98         volatile u32 *addr;
99
100         if (uart == NULL)
101                 return;
102
103         /* Debug UART clock source is PLLP_OUT0. */
104         addr = (volatile u32 *)DEBUG_UART_CLK_SRC;
105         *addr = 0;
106
107         /* Enable clock to debug UART. */
108         addr = (volatile u32 *)DEBUG_UART_CLK_ENB_SET_REG;
109         *addr = DEBUG_UART_CLK_ENB_SET_BIT;
110
111         konk_delay(5);
112
113         /* Deassert reset to debug UART. */
114         addr = (volatile u32 *)DEBUG_UART_RST_CLR_REG;
115         *addr = DEBUG_UART_RST_CLR_BIT;
116
117         konk_delay(5);
118
119         /* Set up debug UART. */
120         uart[UART_LCR << shift] |= UART_LCR_DLAB;
121         uart[UART_DLL << shift] = 0x75;
122         uart[UART_DLM << shift] = 0x0;
123         uart[UART_LCR << shift] = 3;
124 }
125
126 static inline void arch_decomp_wdog(void)
127 {
128 }
129
130 #endif