DTV: dma: fixed dma burst size issue DTV xmit
[linux-2.6.git] / arch / arm / mach-tegra / include / mach / dma.h
1 /*
2  * arch/arm/mach-tegra/include/mach/dma.h
3  *
4  * Copyright (c) 2008-2010, NVIDIA Corporation.
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License as published by
8  * the Free Software Foundation; either version 2 of the License, or
9  * (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful, but WITHOUT
12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
14  * more details.
15  *
16  * You should have received a copy of the GNU General Public License along
17  * with this program; if not, write to the Free Software Foundation, Inc.,
18  * 51 Franklin Street, Fifth Floor, Boston, MA  02110-1301, USA.
19  */
20
21 #ifndef __MACH_TEGRA_DMA_H
22 #define __MACH_TEGRA_DMA_H
23
24 #include <linux/list.h>
25
26 #if defined(CONFIG_TEGRA_SYSTEM_DMA)
27
28 struct tegra_dma_req;
29 struct tegra_dma_channel;
30
31 #define TEGRA_DMA_REQ_SEL_CNTR                  0
32 #define TEGRA_DMA_REQ_SEL_I2S_2                 1
33 #define TEGRA_DMA_REQ_SEL_APBIF_CH0             TEGRA_DMA_REQ_SEL_I2S_2
34 #define TEGRA_DMA_REQ_SEL_I2S_1                 2
35 #define TEGRA_DMA_REQ_SEL_APBIF_CH1             TEGRA_DMA_REQ_SEL_I2S_1
36 #define TEGRA_DMA_REQ_SEL_SPD_I                 3
37 #define TEGRA_DMA_REQ_SEL_APBIF_CH2             TEGRA_DMA_REQ_SEL_SPD_I
38 #define TEGRA_DMA_REQ_SEL_UI_I                  4
39 #define TEGRA_DMA_REQ_SEL_APBIF_CH3             TEGRA_DMA_REQ_SEL_UI_I
40 #define TEGRA_DMA_REQ_SEL_MIPI                  5
41 #define TEGRA_DMA_REQ_SEL_I2S2_2                6
42 #define TEGRA_DMA_REQ_SEL_I2S2_1                7
43 #define TEGRA_DMA_REQ_SEL_UARTA                 8
44 #define TEGRA_DMA_REQ_SEL_UARTB                 9
45 #define TEGRA_DMA_REQ_SEL_UARTC                 10
46 #define TEGRA_DMA_REQ_SEL_SPI                   11
47 #define TEGRA_DMA_REQ_SEL_DTV                   TEGRA_DMA_REQ_SEL_SPI
48 #define TEGRA_DMA_REQ_SEL_AC97                  12
49 #define TEGRA_DMA_REQ_SEL_ACMODEM               13
50 #define TEGRA_DMA_REQ_SEL_SL4B                  14
51 #define TEGRA_DMA_REQ_SEL_SL2B1                 15
52 #define TEGRA_DMA_REQ_SEL_SL2B2                 16
53 #define TEGRA_DMA_REQ_SEL_SL2B3                 17
54 #define TEGRA_DMA_REQ_SEL_SL2B4                 18
55 #define TEGRA_DMA_REQ_SEL_UARTD                 19
56 #define TEGRA_DMA_REQ_SEL_UARTE                 20
57 #define TEGRA_DMA_REQ_SEL_I2C                   21
58 #define TEGRA_DMA_REQ_SEL_I2C2                  22
59 #define TEGRA_DMA_REQ_SEL_I2C3                  23
60 #define TEGRA_DMA_REQ_SEL_DVC_I2C               24
61 #define TEGRA_DMA_REQ_SEL_OWR                   25
62 #define TEGRA_DMA_REQ_SEL_I2C4                  26
63 #define TEGRA_DMA_REQ_SEL_SL2B5                 27
64 #define TEGRA_DMA_REQ_SEL_SL2B6                 28
65 #define TEGRA_DMA_REQ_SEL_INVALID               31
66
67 #define TEGRA_DMA_MAX_TRANSFER_SIZE             0x10000
68
69 enum tegra_dma_mode {
70         TEGRA_DMA_SHARED = 1,
71         TEGRA_DMA_MODE_CONTINUOUS = 2,
72         TEGRA_DMA_MODE_CONTINUOUS_DOUBLE = TEGRA_DMA_MODE_CONTINUOUS,
73         TEGRA_DMA_MODE_CONTINUOUS_SINGLE = 4,
74         TEGRA_DMA_MODE_ONESHOT = 8,
75 };
76
77 enum tegra_dma_req_error {
78         TEGRA_DMA_REQ_SUCCESS = 0,
79         TEGRA_DMA_REQ_ERROR_ABORTED,
80         TEGRA_DMA_REQ_INFLIGHT,
81 };
82
83 enum tegra_dma_req_buff_status {
84         TEGRA_DMA_REQ_BUF_STATUS_EMPTY = 0,
85         TEGRA_DMA_REQ_BUF_STATUS_HALF_FULL,
86         TEGRA_DMA_REQ_BUF_STATUS_FULL,
87 };
88
89 struct tegra_dma_req {
90         struct list_head node;
91         unsigned int modid;
92         int instance;
93
94         /* Called when the req is complete and from the DMA ISR context.
95          * When this is called the req structure is no longer queued by
96          * the DMA channel.
97          *
98          * State of the DMA depends on the number of req it has. If there are
99          * no DMA requests queued up, then it will STOP the DMA. It there are
100          * more requests in the DMA, then it will queue the next request.
101          */
102         void (*complete)(struct tegra_dma_req *req);
103
104         /*  This is a called from the DMA ISR context when the DMA is still in
105          *  progress and is actively filling same buffer.
106          *
107          *  In case of continuous mode receive, this threshold is 1/2 the buffer
108          *  size. In other cases, this will not even be called as there is no
109          *  hardware support for it.
110          *
111          * In the case of continuous mode receive, if there is next req already
112          * queued, DMA programs the HW to use that req when this req is
113          * completed. If there is no "next req" queued, then DMA ISR doesn't do
114          * anything before calling this callback.
115          *
116          *      This is mainly used by the cases, where the clients has queued
117          *      only one req and want to get some sort of DMA threshold
118          *      callback to program the next buffer.
119          *
120          */
121         void (*threshold)(struct tegra_dma_req *req);
122
123         /* 1 to copy to memory.
124          * 0 to copy from the memory to device FIFO */
125         int to_memory;
126
127         void *virt_addr;
128
129         unsigned long source_addr;
130         unsigned long dest_addr;
131         unsigned long dest_wrap;
132         unsigned long source_wrap;
133         unsigned long source_bus_width;
134         unsigned long dest_bus_width;
135         unsigned long req_sel;
136         unsigned int size;
137
138         int fixed_burst_size; /* only for dtv */
139
140         /* Updated by the DMA driver on the conpletion of the request. */
141         int bytes_transferred;
142         int status;
143
144         /* DMA completion tracking information */
145         int buffer_status;
146
147         /* Client specific data */
148         void *dev;
149 };
150
151 int tegra_dma_enqueue_req(struct tegra_dma_channel *ch,
152         struct tegra_dma_req *req);
153 int tegra_dma_dequeue_req(struct tegra_dma_channel *ch,
154         struct tegra_dma_req *req);
155 void tegra_dma_dequeue(struct tegra_dma_channel *ch);
156 void tegra_dma_flush(struct tegra_dma_channel *ch);
157
158 bool tegra_dma_is_req_inflight(struct tegra_dma_channel *ch,
159         struct tegra_dma_req *req);
160 int tegra_dma_get_transfer_count(struct tegra_dma_channel *ch,
161                         struct tegra_dma_req *req, bool is_stop_dma);
162 bool tegra_dma_is_empty(struct tegra_dma_channel *ch);
163 bool tegra_dma_is_stopped(struct tegra_dma_channel *ch);
164
165 struct tegra_dma_channel *tegra_dma_allocate_channel(int mode, const char namefmt [ ],...);
166 void tegra_dma_free_channel(struct tegra_dma_channel *ch);
167 int tegra_dma_cancel(struct tegra_dma_channel *ch);
168
169 int __init tegra_dma_init(void);
170
171 #else /* !defined(CONFIG_TEGRA_SYSTEM_DMA) */
172 static inline int tegra_dma_init(void)
173 {
174         return 0;
175 }
176
177 #endif
178
179 #endif