arm/tegra: Compile tegra_dt_init_irq only when CONFIG_OF
[linux-2.6.git] / arch / arm / mach-tegra / common.c
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2  * arch/arm/mach-tegra/common.c
3  *
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5  *
6  * Author:
7  *      Colin Cross <ccross@android.com>
8  *
9  * This software is licensed under the terms of the GNU General Public
10  * License version 2, as published by the Free Software Foundation, and
11  * may be copied, distributed, and modified under those terms.
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13  * This program is distributed in the hope that it will be useful,
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18  */
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20 #include <linux/init.h>
21 #include <linux/io.h>
22 #include <linux/clk.h>
23 #include <linux/delay.h>
24 #include <linux/of_irq.h>
25
26 #include <asm/hardware/cache-l2x0.h>
27 #include <asm/hardware/gic.h>
28
29 #include <mach/iomap.h>
30 #include <mach/system.h>
31
32 #include "board.h"
33 #include "clock.h"
34 #include "fuse.h"
35
36 void (*arch_reset)(char mode, const char *cmd) = tegra_assert_system_reset;
37
38 #ifdef CONFIG_OF
39 static const struct of_device_id tegra_dt_irq_match[] __initconst = {
40         { .compatible = "arm,cortex-a9-gic", .data = gic_of_init },
41         { }
42 };
43
44 void __init tegra_dt_init_irq(void)
45 {
46         tegra_init_irq();
47         of_irq_init(tegra_dt_irq_match);
48 }
49 #endif
50
51 void tegra_assert_system_reset(char mode, const char *cmd)
52 {
53         void __iomem *reset = IO_ADDRESS(TEGRA_PMC_BASE + 0);
54         u32 reg;
55
56         reg = readl_relaxed(reset);
57         reg |= 0x10;
58         writel_relaxed(reg, reset);
59 }
60
61 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
62 static __initdata struct tegra_clk_init_table tegra20_clk_init_table[] = {
63         /* name         parent          rate            enabled */
64         { "clk_m",      NULL,           0,              true },
65         { "pll_p",      "clk_m",        216000000,      true },
66         { "pll_p_out1", "pll_p",        28800000,       true },
67         { "pll_p_out2", "pll_p",        48000000,       true },
68         { "pll_p_out3", "pll_p",        72000000,       true },
69         { "pll_p_out4", "pll_p",        108000000,      true },
70         { "sclk",       "pll_p_out4",   108000000,      true },
71         { "hclk",       "sclk",         108000000,      true },
72         { "pclk",       "hclk",         54000000,       true },
73         { "csite",      NULL,           0,              true },
74         { "emc",        NULL,           0,              true },
75         { "cpu",        NULL,           0,              true },
76         { NULL,         NULL,           0,              0},
77 };
78 #endif
79
80 static void __init tegra_init_cache(u32 tag_latency, u32 data_latency)
81 {
82 #ifdef CONFIG_CACHE_L2X0
83         void __iomem *p = IO_ADDRESS(TEGRA_ARM_PERIF_BASE) + 0x3000;
84         u32 aux_ctrl, cache_type;
85
86         writel_relaxed(tag_latency, p + L2X0_TAG_LATENCY_CTRL);
87         writel_relaxed(data_latency, p + L2X0_DATA_LATENCY_CTRL);
88
89         cache_type = readl(p + L2X0_CACHE_TYPE);
90         aux_ctrl = (cache_type & 0x700) << (17-8);
91         aux_ctrl |= 0x6C000001;
92
93         l2x0_init(p, aux_ctrl, 0x8200c3fe);
94 #endif
95
96 }
97
98 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
99 void __init tegra20_init_early(void)
100 {
101         tegra_init_fuse();
102         tegra2_init_clocks();
103         tegra_clk_init_from_table(tegra20_clk_init_table);
104         tegra_init_cache(0x331, 0x441);
105 }
106 #endif
107 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
108 void __init tegra30_init_early(void)
109 {
110         tegra_init_cache(0x441, 0x551);
111 }
112 #endif