Merge branch 'master' of git://git.kernel.org/pub/scm/linux/kernel/git/linville/wirel...
[linux-2.6.git] / arch / alpha / kernel / sys_noritake.c
1 /*
2  *      linux/arch/alpha/kernel/sys_noritake.c
3  *
4  *      Copyright (C) 1995 David A Rusling
5  *      Copyright (C) 1996 Jay A Estabrook
6  *      Copyright (C) 1998, 1999 Richard Henderson
7  *
8  * Code supporting the NORITAKE (AlphaServer 1000A), 
9  * CORELLE (AlphaServer 800), and ALCOR Primo (AlphaStation 600A).
10  */
11
12 #include <linux/kernel.h>
13 #include <linux/types.h>
14 #include <linux/mm.h>
15 #include <linux/sched.h>
16 #include <linux/pci.h>
17 #include <linux/init.h>
18 #include <linux/bitops.h>
19
20 #include <asm/ptrace.h>
21 #include <asm/system.h>
22 #include <asm/dma.h>
23 #include <asm/irq.h>
24 #include <asm/mmu_context.h>
25 #include <asm/io.h>
26 #include <asm/pgtable.h>
27 #include <asm/core_apecs.h>
28 #include <asm/core_cia.h>
29 #include <asm/tlbflush.h>
30
31 #include "proto.h"
32 #include "irq_impl.h"
33 #include "pci_impl.h"
34 #include "machvec_impl.h"
35
36 /* Note mask bit is true for ENABLED irqs.  */
37 static int cached_irq_mask;
38
39 static inline void
40 noritake_update_irq_hw(int irq, int mask)
41 {
42         int port = 0x54a;
43         if (irq >= 32) {
44             mask >>= 16;
45             port = 0x54c;
46         }
47         outw(mask, port);
48 }
49
50 static void
51 noritake_enable_irq(unsigned int irq)
52 {
53         noritake_update_irq_hw(irq, cached_irq_mask |= 1 << (irq - 16));
54 }
55
56 static void
57 noritake_disable_irq(unsigned int irq)
58 {
59         noritake_update_irq_hw(irq, cached_irq_mask &= ~(1 << (irq - 16)));
60 }
61
62 static struct irq_chip noritake_irq_type = {
63         .name           = "NORITAKE",
64         .unmask         = noritake_enable_irq,
65         .mask           = noritake_disable_irq,
66         .mask_ack       = noritake_disable_irq,
67 };
68
69 static void 
70 noritake_device_interrupt(unsigned long vector)
71 {
72         unsigned long pld;
73         unsigned int i;
74
75         /* Read the interrupt summary registers of NORITAKE */
76         pld = (((unsigned long) inw(0x54c) << 32)
77                | ((unsigned long) inw(0x54a) << 16)
78                | ((unsigned long) inb(0xa0) << 8)
79                | inb(0x20));
80
81         /*
82          * Now for every possible bit set, work through them and call
83          * the appropriate interrupt handler.
84          */
85         while (pld) {
86                 i = ffz(~pld);
87                 pld &= pld - 1; /* clear least bit set */
88                 if (i < 16) {
89                         isa_device_interrupt(vector);
90                 } else {
91                         handle_irq(i);
92                 }
93         }
94 }
95
96 static void 
97 noritake_srm_device_interrupt(unsigned long vector)
98 {
99         int irq;
100
101         irq = (vector - 0x800) >> 4;
102
103         /*
104          * I really hate to do this, too, but the NORITAKE SRM console also
105          * reports PCI vectors *lower* than I expected from the bit numbers
106          * in the documentation.
107          * But I really don't want to change the fixup code for allocation
108          * of IRQs, nor the alpha_irq_mask maintenance stuff, both of which
109          * look nice and clean now.
110          * So, here's this additional grotty hack... :-(
111          */
112         if (irq >= 16)
113                 irq = irq + 1;
114
115         handle_irq(irq);
116 }
117
118 static void __init
119 noritake_init_irq(void)
120 {
121         long i;
122
123         if (alpha_using_srm)
124                 alpha_mv.device_interrupt = noritake_srm_device_interrupt;
125
126         outw(0, 0x54a);
127         outw(0, 0x54c);
128
129         for (i = 16; i < 48; ++i) {
130                 irq_to_desc(i)->status |= IRQ_LEVEL;
131                 set_irq_chip_and_handler(i, &noritake_irq_type, handle_level_irq);
132         }
133
134         init_i8259a_irqs();
135         common_init_isa_dma();
136 }
137
138
139 /*
140  * PCI Fixup configuration.
141  *
142  * Summary @ 0x542, summary register #1:
143  * Bit      Meaning
144  * 0        All valid ints from summary regs 2 & 3
145  * 1        QLOGIC ISP1020A SCSI
146  * 2        Interrupt Line A from slot 0
147  * 3        Interrupt Line B from slot 0
148  * 4        Interrupt Line A from slot 1
149  * 5        Interrupt line B from slot 1
150  * 6        Interrupt Line A from slot 2
151  * 7        Interrupt Line B from slot 2
152  * 8        Interrupt Line A from slot 3
153  * 9        Interrupt Line B from slot 3
154  *10        Interrupt Line A from slot 4
155  *11        Interrupt Line B from slot 4
156  *12        Interrupt Line A from slot 5
157  *13        Interrupt Line B from slot 5
158  *14        Interrupt Line A from slot 6
159  *15        Interrupt Line B from slot 6
160  *
161  * Summary @ 0x544, summary register #2:
162  * Bit      Meaning
163  * 0        OR of all unmasked ints in SR #2
164  * 1        OR of secondary bus ints
165  * 2        Interrupt Line C from slot 0
166  * 3        Interrupt Line D from slot 0
167  * 4        Interrupt Line C from slot 1
168  * 5        Interrupt line D from slot 1
169  * 6        Interrupt Line C from slot 2
170  * 7        Interrupt Line D from slot 2
171  * 8        Interrupt Line C from slot 3
172  * 9        Interrupt Line D from slot 3
173  *10        Interrupt Line C from slot 4
174  *11        Interrupt Line D from slot 4
175  *12        Interrupt Line C from slot 5
176  *13        Interrupt Line D from slot 5
177  *14        Interrupt Line C from slot 6
178  *15        Interrupt Line D from slot 6
179  *
180  * The device to slot mapping looks like:
181  *
182  * Slot     Device
183  *  7       Intel PCI-EISA bridge chip
184  *  8       DEC PCI-PCI bridge chip
185  * 11       PCI on board slot 0
186  * 12       PCI on board slot 1
187  * 13       PCI on board slot 2
188  *   
189  *
190  * This two layered interrupt approach means that we allocate IRQ 16 and 
191  * above for PCI interrupts.  The IRQ relates to which bit the interrupt
192  * comes in on.  This makes interrupt processing much easier.
193  */
194
195 static int __init
196 noritake_map_irq(struct pci_dev *dev, u8 slot, u8 pin)
197 {
198         static char irq_tab[15][5] __initdata = {
199                 /*INT    INTA   INTB   INTC   INTD */
200                 /* note: IDSELs 16, 17, and 25 are CORELLE only */
201                 { 16+1,  16+1,  16+1,  16+1,  16+1},  /* IdSel 16,  QLOGIC */
202                 {   -1,    -1,    -1,    -1,    -1},  /* IdSel 17, S3 Trio64 */
203                 {   -1,    -1,    -1,    -1,    -1},  /* IdSel 18,  PCEB */
204                 {   -1,    -1,    -1,    -1,    -1},  /* IdSel 19,  PPB  */
205                 {   -1,    -1,    -1,    -1,    -1},  /* IdSel 20,  ???? */
206                 {   -1,    -1,    -1,    -1,    -1},  /* IdSel 21,  ???? */
207                 { 16+2,  16+2,  16+3,  32+2,  32+3},  /* IdSel 22,  slot 0 */
208                 { 16+4,  16+4,  16+5,  32+4,  32+5},  /* IdSel 23,  slot 1 */
209                 { 16+6,  16+6,  16+7,  32+6,  32+7},  /* IdSel 24,  slot 2 */
210                 { 16+8,  16+8,  16+9,  32+8,  32+9},  /* IdSel 25,  slot 3 */
211                 /* The following 5 are actually on PCI bus 1, which is 
212                    across the built-in bridge of the NORITAKE only.  */
213                 { 16+1,  16+1,  16+1,  16+1,  16+1},  /* IdSel 16,  QLOGIC */
214                 { 16+8,  16+8,  16+9,  32+8,  32+9},  /* IdSel 17,  slot 3 */
215                 {16+10, 16+10, 16+11, 32+10, 32+11},  /* IdSel 18,  slot 4 */
216                 {16+12, 16+12, 16+13, 32+12, 32+13},  /* IdSel 19,  slot 5 */
217                 {16+14, 16+14, 16+15, 32+14, 32+15},  /* IdSel 20,  slot 6 */
218         };
219         const long min_idsel = 5, max_idsel = 19, irqs_per_slot = 5;
220         return COMMON_TABLE_LOOKUP;
221 }
222
223 static u8 __init
224 noritake_swizzle(struct pci_dev *dev, u8 *pinp)
225 {
226         int slot, pin = *pinp;
227
228         if (dev->bus->number == 0) {
229                 slot = PCI_SLOT(dev->devfn);
230         }
231         /* Check for the built-in bridge */
232         else if (PCI_SLOT(dev->bus->self->devfn) == 8) {
233                 slot = PCI_SLOT(dev->devfn) + 15; /* WAG! */
234         }
235         else
236         {
237                 /* Must be a card-based bridge.  */
238                 do {
239                         if (PCI_SLOT(dev->bus->self->devfn) == 8) {
240                                 slot = PCI_SLOT(dev->devfn) + 15;
241                                 break;
242                         }
243                         pin = pci_swizzle_interrupt_pin(dev, pin);
244
245                         /* Move up the chain of bridges.  */
246                         dev = dev->bus->self;
247                         /* Slot of the next bridge.  */
248                         slot = PCI_SLOT(dev->devfn);
249                 } while (dev->bus->self);
250         }
251         *pinp = pin;
252         return slot;
253 }
254
255 #if defined(CONFIG_ALPHA_GENERIC) || !defined(CONFIG_ALPHA_PRIMO)
256 static void
257 noritake_apecs_machine_check(unsigned long vector, unsigned long la_ptr)
258 {
259 #define MCHK_NO_DEVSEL 0x205U
260 #define MCHK_NO_TABT 0x204U
261
262         struct el_common *mchk_header;
263         unsigned int code;
264
265         mchk_header = (struct el_common *)la_ptr;
266
267         /* Clear the error before any reporting.  */
268         mb();
269         mb(); /* magic */
270         draina();
271         apecs_pci_clr_err();
272         wrmces(0x7);
273         mb();
274
275         code = mchk_header->code;
276         process_mcheck_info(vector, la_ptr, "NORITAKE APECS",
277                             (mcheck_expected(0)
278                              && (code == MCHK_NO_DEVSEL
279                                  || code == MCHK_NO_TABT)));
280 }
281 #endif
282
283
284 /*
285  * The System Vectors
286  */
287
288 #if defined(CONFIG_ALPHA_GENERIC) || !defined(CONFIG_ALPHA_PRIMO)
289 struct alpha_machine_vector noritake_mv __initmv = {
290         .vector_name            = "Noritake",
291         DO_EV4_MMU,
292         DO_DEFAULT_RTC,
293         DO_APECS_IO,
294         .machine_check          = noritake_apecs_machine_check,
295         .max_isa_dma_address    = ALPHA_MAX_ISA_DMA_ADDRESS,
296         .min_io_address         = EISA_DEFAULT_IO_BASE,
297         .min_mem_address        = APECS_AND_LCA_DEFAULT_MEM_BASE,
298
299         .nr_irqs                = 48,
300         .device_interrupt       = noritake_device_interrupt,
301
302         .init_arch              = apecs_init_arch,
303         .init_irq               = noritake_init_irq,
304         .init_rtc               = common_init_rtc,
305         .init_pci               = common_init_pci,
306         .pci_map_irq            = noritake_map_irq,
307         .pci_swizzle            = noritake_swizzle,
308 };
309 ALIAS_MV(noritake)
310 #endif
311
312 #if defined(CONFIG_ALPHA_GENERIC) || defined(CONFIG_ALPHA_PRIMO)
313 struct alpha_machine_vector noritake_primo_mv __initmv = {
314         .vector_name            = "Noritake-Primo",
315         DO_EV5_MMU,
316         DO_DEFAULT_RTC,
317         DO_CIA_IO,
318         .machine_check          = cia_machine_check,
319         .max_isa_dma_address    = ALPHA_MAX_ISA_DMA_ADDRESS,
320         .min_io_address         = EISA_DEFAULT_IO_BASE,
321         .min_mem_address        = CIA_DEFAULT_MEM_BASE,
322
323         .nr_irqs                = 48,
324         .device_interrupt       = noritake_device_interrupt,
325
326         .init_arch              = cia_init_arch,
327         .init_irq               = noritake_init_irq,
328         .init_rtc               = common_init_rtc,
329         .init_pci               = cia_init_pci,
330         .kill_arch              = cia_kill_arch,
331         .pci_map_irq            = noritake_map_irq,
332         .pci_swizzle            = noritake_swizzle,
333 };
334 ALIAS_MV(noritake_primo)
335 #endif