First version
[3rdparty/ote_partner/tlk.git] / platform / tegra / include / platform / memmap.h
1 /*
2  * Copyright (c) 2012-2013, NVIDIA CORPORATION. All rights reserved
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining
5  * a copy of this software and associated documentation files
6  * (the "Software"), to deal in the Software without restriction,
7  * including without limitation the rights to use, copy, modify, merge,
8  * publish, distribute, sublicense, and/or sell copies of the Software,
9  * and to permit persons to whom the Software is furnished to do so,
10  * subject to the following conditions:
11  *
12  * The above copyright notice and this permission notice shall be
13  * included in all copies or substantial portions of the Software.
14  *
15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
16  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
17  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
18  * IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY
19  * CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
20  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
21  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
22  */
23 #ifndef __PLATFORM_TEGRA_MEMMAP_H
24 #define __PLATFORM_TEGRA_MEMMAP_H
25
26 #include <memmap_ext.h>
27
28 #define TEGRA_ARM_PERIF_BASE            0x50040000
29 #define TEGRA_ARM_PERIF_SIZE            SZ_8K
30
31 #define TEGRA_ARM_INT_DIST_BASE         0x50041000
32 #define TEGRA_ARM_INT_DIST_SIZE         SZ_4K
33
34 #define TEGRA_PRIMARY_ICTLR_BASE        0x60004000
35 #define TEGRA_PRIMARY_ICTLR_SIZE        64
36
37 #define TEGRA_ARBGNT_ICTLR_BASE         0x60004040
38 #define TEGRA_ARBGNT_ICTLR_SIZE         192
39
40 #define TEGRA_SECONDARY_ICTLR_BASE      0x60004100
41 #define TEGRA_SECONDARY_ICTLR_SIZE      64
42
43 #define TEGRA_TERTIARY_ICTLR_BASE       0x60004200
44 #define TEGRA_TERTIARY_ICTLR_SIZE       64
45
46 #define TEGRA_QUATERNARY_ICTLR_BASE     0x60004300
47 #define TEGRA_QUATERNARY_ICTLR_SIZE     64
48
49 #define TEGRA_QUINARY_ICTLR_BASE        0x60004400
50 #define TEGRA_QUINARY_ICTLR_SIZE        SZ_64
51
52 #define TEGRA_TMR1_BASE                 0x60005000
53 #define TEGRA_TMR1_SIZE                 SZ_8
54
55 #define TEGRA_TMR2_BASE                 0x60005008
56 #define TEGRA_TMR2_SIZE                 SZ_8
57
58 #define TEGRA_TMRUS_BASE                0x60005010
59 #define TEGRA_TMRUS_SIZE                64
60
61 #define TEGRA_TMR3_BASE                 0x60005050
62 #define TEGRA_TMR3_SIZE                 SZ_8
63
64 #define TEGRA_TMR4_BASE                 0x60005058
65 #define TEGRA_TMR4_SIZE                 SZ_8
66
67 #define TEGRA_TMR5_BASE                 0x60005060
68 #define TEGRA_TMR5_SIZE                 8
69
70 #define TEGRA_TMR6_BASE                 0x60005068
71 #define TEGRA_TMR6_SIZE                 8
72
73 #define TEGRA_TMR7_BASE                 0x60005070
74 #define TEGRA_TMR7_SIZE                 8
75
76 #define TEGRA_TMR8_BASE                 0x60005078
77 #define TEGRA_TMR8_SIZE                 8
78
79 #define TEGRA_TMR9_BASE                 0x60005080
80 #define TEGRA_TMR9_SIZE                 8
81
82 #define TEGRA_TMR10_BASE                0x60005088
83 #define TEGRA_TMR10_SIZE                8
84
85 #define TEGRA_WDT0_BASE                 0x60005100
86 #define TEGRA_WDT0_SIZE                 32
87
88 #define TEGRA_WDT1_BASE                 0x60005120
89 #define TEGRA_WDT1_SIZE                 32
90
91 #define TEGRA_WDT2_BASE                 0x60005140
92 #define TEGRA_WDT2_SIZE                 32
93
94 #define TEGRA_WDT3_BASE                 0x60005160
95 #define TEGRA_WDT3_SIZE                 32
96
97 #define TEGRA_WDT4_BASE                 0x60005180
98 #define TEGRA_WDT4_SIZE                 32
99
100 #define TEGRA_CLK_RESET_BASE            0x60006000
101 #define TEGRA_CLK_RESET_SIZE            SZ_4K
102
103 #define TEGRA_FLOW_CTRL_BASE            0x60007000
104 #define TEGRA_FLOW_CTRL_SIZE            20
105
106 #define TEGRA_SB_BASE                   0x6000C200
107 #define TEGRA_SB_SIZE                   256
108
109 #define TEGRA_GPIO_BASE                 0x6000D000
110 #define TEGRA_GPIO_SIZE                 SZ_4K
111
112 #define TEGRA_EXCEPTION_VECTORS_BASE    0x6000F000
113 #define TEGRA_EXCEPTION_VECTORS_SIZE    SZ_4K
114
115 #define TEGRA_UARTA_BASE                0x70006000
116 #define TEGRA_UARTA_SIZE                64
117
118 #define TEGRA_UARTB_BASE                0x70006040
119 #define TEGRA_UARTB_SIZE                64
120
121 #define TEGRA_UARTC_BASE                0x70006200
122 #define TEGRA_UARTC_SIZE                SZ_256
123
124 #define TEGRA_UARTD_BASE                0x70006300
125 #define TEGRA_UARTD_SIZE                SZ_256
126
127 #define TEGRA_UARTE_BASE                0x70006400
128 #define TEGRA_UARTE_SIZE                SZ_256
129
130 #define TEGRA_RTC_BASE                  0x7000E000
131 #define TEGRA_RTC_SIZE                  SZ_256
132
133 #define TEGRA_PMC_BASE                  0x7000E400
134 #define TEGRA_PMC_SIZE                  SZ_256
135
136 #define TEGRA_SE_BASE                   0x70012000
137 #define TEGRA_SE_SIZE                   SZ_8K
138
139 #define TEGRA_TZRAM_BASE                0x7C010000
140 #define TEGRA_TZRAM_SIZE                0x10000
141
142 #define NV_ARM_CORE_HIVEC_BASE          0xFFFF0000
143
144 #endif /*__PLATFORM_TEGRA_MEMMAP_H */
145