First version
[3rdparty/ote_partner/tlk.git] / arch / arm / include / arch / arm / mmu_sdesc.h
1 /*
2  * Copyright (c) 2008 Travis Geiselbrecht
3  * Copyright (c) 2013, NVIDIA CORPORATION. All rights reserved
4  *
5  * Permission is hereby granted, free of charge, to any person obtaining
6  * a copy of this software and associated documentation files
7  * (the "Software"), to deal in the Software without restriction,
8  * including without limitation the rights to use, copy, modify, merge,
9  * publish, distribute, sublicense, and/or sell copies of the Software,
10  * and to permit persons to whom the Software is furnished to do so,
11  * subject to the following conditions:
12  *
13  * The above copyright notice and this permission notice shall be
14  * included in all copies or substantial portions of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
17  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
19  * IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY
20  * CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef __ARCH_ARM_MMU_SDESC_H
26 #define __ARCH_ARM_MMU_SDESC_H
27
28 /* C, B and TEX[2:0] encodings without TEX remap (for first level descriptors) */
29                                                           /* TEX      |    CB    */
30 #define MMU_MEMORY_L1_TYPE_STRONGLY_ORDERED              ((0x0 << 12) | (0x0 << 2))
31 #define MMU_MEMORY_L1_TYPE_DEVICE_SHARED                 ((0x0 << 12) | (0x1 << 2))
32 #define MMU_MEMORY_L1_TYPE_DEVICE_NON_SHARED             ((0x2 << 12) | (0x0 << 2))
33 #define MMU_MEMORY_L1_TYPE_NORMAL                        ((0x1 << 12) | (0x0 << 2))
34 #define MMU_MEMORY_L1_TYPE_NORMAL_WRITE_THROUGH          ((0x0 << 12) | (0x2 << 2))
35 #define MMU_MEMORY_L1_TYPE_NORMAL_WRITE_BACK_NO_ALLOCATE ((0x0 << 12) | (0x3 << 2))
36 #define MMU_MEMORY_L1_TYPE_NORMAL_WRITE_BACK_ALLOCATE    ((0x1 << 12) | (0x3 << 2))
37
38 /* C, B and TEX[2:0] encodings without TEX remap (for second level descriptors) */
39                                                           /* TEX     |    CB    */
40 #define MMU_MEMORY_L2_TYPE_STRONGLY_ORDERED              ((0x0 << 6) | (0x0 << 2))
41 #define MMU_MEMORY_L2_TYPE_DEVICE_SHARED                 ((0x0 << 6) | (0x1 << 2))
42 #define MMU_MEMORY_L2_TYPE_DEVICE_NON_SHARED             ((0x2 << 6) | (0x0 << 2))
43 #define MMU_MEMORY_L2_TYPE_NORMAL                        ((0x1 << 6) | (0x0 << 2))
44 #define MMU_MEMORY_L2_TYPE_NORMAL_WRITE_THROUGH          ((0x0 << 6) | (0x2 << 2))
45 #define MMU_MEMORY_L2_TYPE_NORMAL_WRITE_BACK_NO_ALLOCATE ((0x0 << 6) | (0x3 << 2))
46 #define MMU_MEMORY_L2_TYPE_NORMAL_WRITE_BACK_ALLOCATE    ((0x1 << 6) | (0x3 << 2))
47
48 #define MMU_MEMORY_DOMAIN_MEM           (0)
49
50 #define MMU_MEMORY_L1_AP_P_NA_U_NA      ((0x0 << 15) | (0x0 << 10))
51 #define MMU_MEMORY_L1_AP_P_RW_U_RO      ((0x0 << 15) | (0x2 << 10))
52 #define MMU_MEMORY_L1_AP_P_RW_U_RW      ((0x0 << 15) | (0x3 << 10))
53 #define MMU_MEMORY_L1_AP_P_RW_U_NA      ((0x0 << 15) | (0x1 << 10))
54
55 #define MMU_MEMORY_L2_AP_P_NA_U_NA      ((0x0 << 9) | (0x0 << 4))
56 #define MMU_MEMORY_L2_AP_P_RW_U_RO      ((0x0 << 9) | (0x2 << 4))
57 #define MMU_MEMORY_L2_AP_P_RW_U_RW      ((0x0 << 9) | (0x3 << 4))
58 #define MMU_MEMORY_L2_AP_P_RW_U_NA      ((0x0 << 9) | (0x1 << 4))
59
60 #define MMU_MEMORY_L1_NON_SECURE        (1 << 3)
61
62 #define MMU_MEMORY_L1_SHAREABLE         (1 << 16)
63 #define MMU_MEMORY_L1_NON_GLOBAL        (1 << 17)
64 #define MMU_MEMORY_L2_SHAREABLE         (1 << 10)
65 #define MMU_MEMORY_L2_NON_GLOBAL        (1 << 11)
66
67 #define MMU_MEMORY_L1_CB_SHIFT          2
68 #define MMU_MEMORY_L1_TEX_SHIFT         12
69
70 #define MMU_MEMORY_L2_CB_SHIFT          2
71 #define MMU_MEMORY_L2_TEX_SHIFT         6
72
73 #define MMU_MEMORY_NON_CACHEABLE                0
74 #define MMU_MEMORY_WRITE_BACK_ALLOCATE          1
75 #define MMU_MEMORY_WRITE_THROUGH_NO_ALLOCATE    2
76 #define MMU_MEMORY_WRITE_BACK_NO_ALLOCATE       3
77
78 #define MMU_MEMORY_SET_L1_INNER(val)        (((val) & 0x3) << MMU_MEMORY_L1_CB_SHIFT)
79 #define MMU_MEMORY_SET_L1_OUTER(val)        (((val) & 0x3) << MMU_MEMORY_L1_TEX_SHIFT)
80 #define MMU_MEMORY_SET_L1_CACHEABLE_MEM     (0x4 << MMU_MEMORY_L1_TEX_SHIFT)
81
82 #define MMU_MEMORY_SET_L2_INNER(val)        (((val) & 0x3) << MMU_MEMORY_L2_CB_SHIFT)
83 #define MMU_MEMORY_SET_L2_OUTER(val)        (((val) & 0x3) << MMU_MEMORY_L2_TEX_SHIFT)
84 #define MMU_MEMORY_SET_L2_CACHEABLE_MEM     (0x4 << MMU_MEMORY_L2_TEX_SHIFT)
85
86 #define MMU_MEMORY_TTBCR_N              7
87
88 #define MMU_MEMORY_TTBR0_L1_INDEX_BITS  (((31 - MMU_MEMORY_TTBCR_N) - 20) + 1)
89 #define MMU_MEMORY_TTBR0_L1_INDEX_MASK  ((1 << MMU_MEMORY_TTBR0_L1_INDEX_BITS) - 1)
90 #define MMU_MEMORY_TTBR0_L1_SIZE        (1 << (MMU_MEMORY_TTBR0_L1_INDEX_BITS + 2))
91
92 #define MMU_MEMORY_TTBR_INNER_RGN0_SHIFT        6
93 #define MMU_MEMORY_TTBR_INNER_RGN1_SHIFT        0
94 #define MMU_MEMORY_TTBR_OUTER_RGN_SHIFT 3
95
96 /* I:wb/alloc,  O:wb/alloc */
97 #define MMU_MEMORY_TTBR1_IRGN_RGN \
98         ((1 << MMU_MEMORY_TTBR_INNER_RGN0_SHIFT) | \
99          (1 << MMU_MEMORY_TTBR_OUTER_RGN_SHIFT))
100
101 #define MMU_MEMORY_TTBR1_L1_INDEX_BITS  ((31 - 20) + 1)
102 #define MMU_MEMORY_TTBR1_L1_INDEX_MASK  ((1 << MMU_MEMORY_TTBR1_L1_INDEX_BITS) - 1)
103 #define MMU_MEMORY_TTBR1_L1_SIZE        (1 << (MMU_MEMORY_TTBR1_L1_INDEX_BITS + 2))
104
105 #define MMU_MEMORY_TTBR_L2_INDEX_BITS   ((19 - 12) + 1)
106 #define MMU_MEMORY_TTBR_L2_INDEX_MASK   ((1 << MMU_MEMORY_TTBR_L2_INDEX_BITS) - 1)
107 #define MMU_MEMORY_TTBR_L2_SIZE         (1 << (MMU_MEMORY_TTBR_L2_INDEX_BITS + 2))
108
109 #endif