tlk: 6/19 update
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22  */
23 #include <debug.h>
24 #include <assert.h>
25 #include <arch.h>
26 #include <arch/ops.h>
27 #include <arch/arm.h>
28 #include <arch/arm/mmu.h>
29
30 #if (ARM_CPU_CORTEX_A8 || ARM_CPU_CORTEX_A9 || ARM_CPU_CORTEX_A15)
31 static void set_vector_base(addr_t addr)
32 {
33         __asm__ volatile("mcr   p15, 0, %0, c12, c0, 0" :: "r" (addr));
34 }
35 #endif
36
37 void arch_early_init(void)
38 {
39         /* turn off the cache */
40         arch_disable_cache(UCACHE);
41
42         /* set the vector base to our exception vectors so we dont need to double map at 0 */
43 #if (ARM_CPU_CORTEX_A8 || ARM_CPU_CORTEX_A9 || ARM_CPU_CORTEX_A15)
44         set_vector_base(VMEMBASE);
45 #endif
46
47 #if ARM_WITH_MMU
48         arm_mmu_init();
49 #endif
50
51         /* turn the cache back on */
52         arch_enable_cache(UCACHE);
53
54 #if ARM_WITH_NEON
55         /* enable cp10 and cp11 */
56         uint32_t val;
57         __asm__ volatile("mrc   p15, 0, %0, c1, c0, 2" : "=r" (val));
58         val |= (3<<22)|(3<<20);
59         __asm__ volatile("mcr   p15, 0, %0, c1, c0, 2" :: "r" (val));
60 #endif
61
62 #if ARM_CPU_CORTEX_A8
63         /* enable the cycle count register */
64         uint32_t en;
65         __asm__ volatile("mrc   p15, 0, %0, c9, c12, 0" : "=r" (en));
66         en &= ~(1<<3); /* cycle count every cycle */
67         en |= 1; /* enable all performance counters */
68         __asm__ volatile("mcr   p15, 0, %0, c9, c12, 0" :: "r" (en));
69
70         /* enable cycle counter */
71         en = (1<<31);
72         __asm__ volatile("mcr   p15, 0, %0, c9, c12, 1" :: "r" (en));
73 #endif
74
75 #if ARM_CPU_CORTEX_A15
76         /* enable the cycle count register */
77         uint32_t reg;
78
79         /* read PMCR.N field to create event counter mask */
80         __asm__ volatile("mrc   p15, 0, %0, c9, c12, 0" : "=r" (reg));
81         reg = (1 << ((reg >> 11) & 0x1F)) - 1;
82
83         /* write PMINTENCLR to disable intrs on counter overflow */
84         reg |= 0x80000000;
85         __asm__ volatile("mcr   p15, 0, %0, c9, c14, 2" :: "r" (reg));
86
87         /* write PMUSERENR to enable performance monitor access */
88         reg = 0x1;
89         __asm__ volatile("mcr   p15, 0, %0, c9, c14, 0" :: "r" (reg));
90 #endif
91 }
92
93 void arch_init(void)
94 {
95 }
96
97 void arch_quiesce(void)
98 {
99 #if ARM_CPU_CORTEX_A8
100         /* disable the cycle count and performance counters */
101         uint32_t en;
102         __asm__ volatile("mrc   p15, 0, %0, c9, c12, 0" : "=r" (en));
103         en &= ~1; /* disable all performance counters */
104         __asm__ volatile("mcr   p15, 0, %0, c9, c12, 0" :: "r" (en));
105
106         /* disable cycle counter */
107         en = 0;
108         __asm__ volatile("mcr   p15, 0, %0, c9, c12, 1" :: "r" (en));
109 #endif
110 #if ARM_CPU_ARM1136
111         /* disable the cycle count and performance counters */
112         uint32_t en;
113         __asm__ volatile("mrc   p15, 0, %0, c15, c12, 0" : "=r" (en));
114         en &= ~1; /* disable all performance counters */
115         __asm__ volatile("mcr   p15, 0, %0, c15, c12, 0" :: "r" (en));
116 #endif
117 }
118
119 #if ARM_WITH_NEON
120 void arch_vfp_save(fpctx_t *fpctx)
121 {
122         uint32_t data;
123
124         data = arm_get_vfp_fpexc();
125         data |= 0x40000000;     // enable vfp
126         arm_set_vfp_fpexc(data);
127
128         arm_save_vfp_dregs((addr_t)&fpctx->dregs);
129         fpctx->fpscr = arm_get_vfp_fpscr();
130 }
131
132 void arch_vfp_restore(fpctx_t *fpctx)
133 {
134         uint32_t data;
135
136         data = arm_get_vfp_fpexc();
137         data |= 0x40000000;     // enable vfp
138         arm_set_vfp_fpexc(data);
139
140         arm_restore_vfp_dregs((addr_t)&fpctx->dregs);
141         arm_set_vfp_fpscr(fpctx->fpscr);
142 }
143 #endif